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0.4-2㎓, Seamless 주파수 트래킹 제어 이중 루프 디지털 PLL
손영상(Young-Sang Son),임지훈(Ji-Hoon Lim),하종찬(Jong-Chan Ha),위재경(Jae-Kyung Wee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.12
이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 0.18-㎛ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2㎓의 넓은 동작 주파수 범위와 0.18㎟의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2㎓의 동작 주파수에서 18㎽ 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다. This paper proposes a new dual-loop digital PLL(DPLL) using seamless frequency tracking methods. The dual-loop construction, which is composed of the coarse and fine loop for fast locking time and a switching noise suppression, is used successive approximation register technique and TDC. The proposed DPLL in order to compensate the quality of jitter which follows long-term of input frequency is newly added cord conversion frequency tracking method. Also, this DPLL has VCO circuitry consisting of digitally controlled V-I converter and current-control oscillator (CCO) for robust jitter characteristics and wide lock range. The chip is fabricated with Dongbu HiTek 0.18-㎛ CMOS technology. Its operation range has the wide operation range of 0.4-2㎓ and the area of 0.18㎟. It shows the peak-to-peak period jitter of 2 psec under no power noise and the power dissipation of 18㎽ at 2㎓ through HSPICE simulation.
보드 설계에 따른 Adaptive Bandwidth PLL의 성능 분석
손영상(Young-Sang Son),위재경(Jae-Kyung Wee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.4
High speed serial link에 적합한 clock multiphase generator용 integrated phase-locked loop (PLL)을 설계하였다. 설계된 PLL은 programmable current mirror를 사용하여 동작 범위 안에서 동일한 loop bandwidth와 damping factor를 가진다. 또한 설계한 PLL 회로 netlists를 가지고 HSPICE 시뮬레이션을 통해 close-loop transfer function과 VCO의 phase noise transfer function을 구하였다. Board 위 칩의 자체 임피던스는 decoupling capacitor의 크기와 위치에 따라 계산된다. 세부적으로, close-loop transfer function에서 gain의 최대값과 VCO noise transfer function에서 gain의 최대값 사이의 주파수범위에서 decoupling capacitor의 크기와 위치에 따른 보드 위 칩의 자체 임피던스를 구하였다. 이를 바탕으로 보드에서의 decoupling capacitor의 크기와 위치가 PLL의 jitter에 어떠한 영향을 미치는지 분석하였다. 설계된 PLL은 1.8V의 동작 전압에서 400㎒에서 2GH의 wide operation range를 가지며 0.18-㎛ CMOS공정으로 설계하였다. Reference clock은 100㎒이며 전체 PLL power consumption은 1.2㎓에서 17.28 ㎽이다. In this paper, a integrated phase-locked loop(PLL) as a clock multiphase generator for a high speed serial link is designed. The designed PLL keeps the same bandwidth and damping factor by using programmable current mirror in the whole operation frequency range. Also, the close-loop transfer function and VCO's phase-noise transfer function of the designed PLL are obtained with circuit netlists. The self impedance on board-mounted chip is calculated according to sizes and positions of decoupling capacitors. Especially, the detailed self-impedance analysis is carried out between frequency ranges represented the maximum gain in the close-loop transfer function and the maximum gain in the VCO's phase noise transfer function. We shows PLL's jitter characteristics by decoupling capacitor's sizes and positions from this result. The designed PLL has the wide operating range of 0.4㎓ to 2㎓ in operating voltage of 1.8V and it is designed 0.18-㎛ CMOS process. The reference clock is 100㎒ and PLL power consumption is 17.28㎽ in 1.2㎓.