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- 저자 : 부영건(YoungGun Pu) (검색결과 4 건)
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능동 인덕터를 이용한 광대역 디지털 제어 발진기의 설계
부영건(YoungGun Pu),박안수(AnSoo Park),박형구(HyungGu Park),박준성(Joon-Sung Park),이강윤(Kang-Yoon Lee) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.3
본 논문은 넓은 튜닝 범위와 정밀한 해상도 성능을 가지는 능동 인덕터를 이용한 디지털 제어 발진기에 대한 논문이다. 디지털 제어 발진기의 주파수를 조정하기 위해 능동 인덕터의 트랜스컨덕턴스를 디지털적으로 조정하는 구조를 제안하였으며, 디지털 제어 발진기의 이득 또한 디지털적으로 조정하여 이득 변화를 상쇄하도록 하였다. 또한, 넓은 튜닝 영역과 정밀한 해상도를 구현하기 위해 자동 3 단계 주파수 및 이득 튜닝 루프를 제안하였다. 디지털 제어 발진기의 총 주파수 튜닝 영역은 2.1㎓~3.5㎓로 1.4㎓의 영역으로 이는 2.4㎓의 중간 주파수에 대하여 58 %에 해당한다. 유효 주파수 해상도는 시그마 델타 모듈레이터를 사용하여 0.14 ㎑/LSB를 구현하였다. 제안하는 디지털 제어 발진기는 0.13 ㎛ CMOS 공정으로 설계 되었다. 전체 전력 소모는 1.2 V 공급전압에서 6.6 ㎽이며 위상 잡음 성능은 2.4 ㎓ 중간 주파수의 경우, 1 ㎒ 오프셋에서 -120.67 ㏈c/㎐ 성능을 보이고 있다. This paper presents a wide tuning range, fine-resolution DCO (Digitally Controlled Oscillator) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. In addition, the DCO gain needs to be calibrated digitally to compensate for gain variations. To cover the wide tuning range, an automatic three-step coarse tuning scheme is proposed. The DCO total frequency tuning range is 1.4 ㎓ (2.1 ㎓ to 3.5 ㎓), it is 58 % at 2.4 ㎓. An effective frequency resolution is 0.14 ㎑/LSB. The proposed DCO is implemented in 0.13 μm CMOS process. The total power consumption is 6.6 ㎽ from a 1.2 V supply voltage. The phase noise of the DCO output at 2.4 ㎓ is -120.67 ㏈c/Hz at 1 ㎒ offset.
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넓은 동적 영역의 파워 검출기를 이용한 DVB-S2용 디지털 자동 이득 제어 시스템
부영건(YoungGun Pu),박준성(Joon-Sung Park),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.9
본 논문에서는 높은 대역폭과 넓은 동적 영역을 갖는 DVB-S2를 위한 새로운 디지털 이득 제어 시스템을 제안하였다. DVB-S2 시스템의 PAPR은 매우 크며, 요구되는 정착 시간은 매우 작기 때문에 일반적인 폐-루프 아날로그 이득 제어 방식은 사용할 수 없다. 정확한 이득 제어와 기저 대역 모뎀과의 직접적인 인터페이스를 위해서 디지털 이득 제어가 필요하다. 또한 아날로그 이득 제어 방식에 비해 정착 시간과 공정, 전압, 온도 값의 변화에 둔감한 이점을 갖는다. 본 논문에서는 세밀한 해상도와 넓은 이득 영역을 갖기 위해서 AGC 시스템 및 구성회로를 제안하였다. 이 시스템은 높은 대역폭의 디지털 VGA와 넓은 파워 범위를 가진 RMS 검출기, 저 전력의 SAR 타입 ADC, 그리고 디지털 이득 제어기로 구성되어 있다. 파워 소모와 칩 면적을 줄이기 위해 한 개의 SAR 타입 ADC를 사용했으며, ADC 입력은 4개의 파워 검출기를 사용하여 시간 축 상에서 인터리빙 방식으로 구현하였다. 모의실험 및 측정 결과는 제안하는 AGC 시스템의 이득 에러가 10 ㎲ 내에서, 0.25 ㏈보다 낮은 것을 보여주고 있다. 전체 칩은 0.18 ㎛ CMOS 공정을 사용하여 설계하였다. 제안된 IF AGC 시스템의 측정 결과는 0.25 ㏈의 해상도와 80 ㏈의 이득 범위, 8 nV/√㎐의 입력 기준 잡음, IIP₃는 5 ㏈m, 전력 소모는 60 mW임을 보여주고 있다. 파워 검출기는 100 ㎒ 입력에서 35 ㏈의 동적 영역을 갖는다. This paper presents a fully digital gain control system with a new high bandwidth and wide dynamic range power detector for DVB-S2 application. Because the peak-to-average power ratio (PAPR) of DVB-S2 system is so high and the settling time requirement is so stringent, the conventional closed-loop analog gain control scheme cannot be used. The digital gain control is necessary for the robust gain control and the direct digital interface with the baseband modem. Also, it has several advantages over the analog gain control in terms of the settling time and insensitivity to the process, voltage and temperature variation. In order to have a wide gain range with fine step resolution, a new AGC system is proposed. The system is composed of high-bandwidth digital VGAs, wide dynamic range power detectors with RMS detector, low power SAR type ADC, and a digital gain controller. To reduce the power consumption and chip area, only one SAR type ADC is used, and its input is time-interleaved based on four power detectors. Simulation and measurement results show that the new AGC system converges with gain error less than 0.25 ㏈ to the desired level within 10 ㎲. It is implemented in a 0.18 ㎛ CMOS process. The measurement results of the proposed IF AGC system exhibit 80-㏈ gain range with 0.25-㏈ resolution, 8 nV/√㎐ input referred noise, and 5-㏈m IIP₃ at 60-㎽ power consumption. The power detector shows the 35㏈ dynamic range for 100 ㎒ input.
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0.357 ㎰의 해상도와 200 ㎰의 입력 범위를 가진 2단계 시간-디지털 변환기의 설계
박안수(AnSoo Park),박준성(Joon-Sung Park),부영건(YoungGun Pu),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.5
본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC) 구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 0.13 ㎛ CMOS 공정으로 설계 되었으며 전체 면적은 800 ㎛ × 850 ㎛이다. 1.2 V의 공급전압에서 12 ㎃의 전류를 사용하며 0.357 ㎰의 해상도와 200 ㎰의 입력 범위를 가진다. This paper presents a high resolution, wide input range 2-step time-to-digital converter used in digital PLL. TDC is used to compare the DPLL output frequency with reference frequency and should be implemented with high resolution to improve the phase noise of DPLL. The conventional TDC consists of delay line realized inverters, whose resolution is determined by delay time of inverter and transistor size, resulting in limited resolution. In this paper, 2-step TDC with phase-interpolation and Time Amplifier is proposed to meet the high resolution and wide input range by implement the delay time less than an inverter delay. The gain of Time Amplifier is improved by using the delay time difference between two inverters. It is implemented in 0.13 ㎛ CMOS process and the die area is 800 ㎛ × 850 ㎛. Current consumption is 12 ㎃ at the supply voltage of 1.2 V. The resolution and input range of the proposed TDC are 0.357 ㎰ and 200 ㎰, respectively.
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PHS 어플리케이션에서의 10.8㎒ Band Pass Filter 설계
김성환(SeongHwan Kim),정성규(SungKyu Jung),박도진(DoJin Park),부영건(YoungGun Pu),이강윤(Kang-Yoon Lee) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.7
This paper presents a 10.8㎒ Band Pass filter for PHS applications. To achieve the higher Quality factor, an efficient center frequency control scheme is proposed. The analog filter should attenuate the interfere signals to meet the ACS (Adjacent Channel Selectivity) characteristics. It should have a low power consumption and small area to be integrated in the analog front end. The center frequency is 10.8㎒ and the pass band frequency is 1.4㎒. This chip is fabricated with 0.25㎛ CMOS technology, and the die area is 1.5㎜×1.5㎜. The power consumption is 14㎽ at 2.5V supply voltage.
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