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연판정 Reed-Solomon 리스트 디코딩의 Factorization을 위한 효율적인 VLSI 구조
이성만(Sungman Lee),박태근(Taeguen Park) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11
Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 Sudan에 의해 Reed-Solomon 코드의 리스트 디코딩 알고리즘이 정립되었다. 리스트 디코더는 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도와 latency가 매우 큰 Interpolation 과 Factorization 단계를 포함하므로 효율적인 하드웨어 설계가 필요하다. Factorization 은 latency가 매 단계마다 변하는 특성을 가져 복잡도가 높으며, 하드웨어 효율 저하의 문제가 발생한다. 본 논문에서는 하드웨어의 재사용을 높인 구조와 알고리즘의 효율적인 처리 스케쥴을 제안한다. 제안한 구조는 각 단계를 작은 단위의 R-MAC 유닛으로 나누어 매 단계마다 하드웨어를 재구성하여 처리함으로서 높은 하드웨어 효율과 효율적인 메모리 구조를 통해 복잡도가 낮은 순차처리를 적용하면서도 높은 처리량을 보이며, 여러 가지 어플리케이션에 적용가능하다. 제안한 구조는 동부 아남 0.18?㎛ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 330㎒이다. Reed-Solomon (RS) codes are the most widely used error correcting codes in digital communications and data storage. Recently, Sudan found algorithm of list decoder for RS codes. List decoder has larger decoding radius than conventional hard-decision decoding algorithms and return more than one candidate polynomial. But, the algorithm includes interpolation and factorization step that demand massive computations. In this paper, an efficient architecture and processing schedule are proposed. The architecture consists of R-MAC, memories, and control unit. The R-MAC computes both of RC and PU steps that are main part of the factorization algorithm. The proposed architecture can achieve higher hardware utilization efficiency (HUE) and throughput by using efficient processing schedule and memory architecture. Also, the architecture can be designed flexibly with scalability for various applications. We design and synthesize our architecture using Dongbu-Anam 0.18?㎛ standard cell library and the maximum clock frequency is 330㎒.
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100% 하드웨어 효율을 갖는 블록기반의 이차원 이산 웨이블렛 변환 필터 설계
김주영(Juyoung Kim),박태근(Taeguen Park) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.12
본 논문에서는 하드웨어 효율이 100%가 되는 2차원 이산 웨이블렛 변환 필터 구조를 제안한다. 전체 구조는 두 채널 QMF PR Lattice 필터로 구성된 1차원 DWT 필터 4개로 구성되었다. 1 레벨부터 J 레벨까지 순차적으로 수행함으로써 메모리 사용을 최소화 하면서도 하드웨어 효율이 100%가 되도록 설계하였으며 필터 입력 데이터를 구성해주는 DFC구조와 DCU구조를 제안하였다. 인접한 4개의 데이터를 동시에 입력 받아 처리함으로써 동시에 행방향과 열방향 DWT를 수행하므로 N×N 이미지를 처리하는데 N²(1-2<SUP>-2J</SUP>)/3 사이클이 소요되며 이 때 필요한 저장공간은 약 2MN-3N이다. 기존의 2D DWT 구조와 비교해 보았을 때 하드웨어 효율과 동작 속도가 향상되었으며 두 개의 1D DWT를 직렬로 연결하므로 임계경로를 감소시키기 위해서 최대 4 단까지 파이프라인을 적용하여 임계경로를 향상시킬 수 있다. 제안된 구조는 VerilogHDL로 모델링되고 동부아 남 0.18㎛ 표준셀로 합성되어 검증되었다. This paper proposes a fully-utilized block-based 2D DWT architecture, which consists of four 1D DWT filters with two-channel QMF PR Lattice structure. For 100% hardware utilization, we propose a new method which processes four input values at the same time. On the contrary to the image-based 2D DWT which requires large memories, we propose a block-based 2D DWT so that we only need 2MN-3N of storages, where M and N stand for filter lengths and width of the image respectively. Furthermore, the proposed architecture processes in horizontal and vertical directions simultaneously so that it computes the DWT for an N×N image within a period of ?N²(1-2<SUP>-2J</SUP>)/3. Compared to existing approaches, the proposed architecture shows 100% of hardware utilization and high throughput rate. However, the proposed architecture may suffer from the long critical path delay due to the cascaded lattices in 1D DWT filters. This problem can be mitigated by applying the pipeline technique with maximum four level. The proposed architecture has been designed with VerilogHDL and synthesized using DongbuAnam 0.18㎛ standard cell.
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