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- 저자 : 박주성(Jusung Park) (검색결과 10 건)
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박형배(Hyungbae Park),지정훈(Jeong-Hoon Ji),허경철(JINGZHE XU),우균(Gyun Woo),박주성(Jusung Park) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.1
본 논문에서는 OCD(On-Chip Debugger)기반의 프로세서 디버거 구현한 것에 대해서 소개한다. 구현한 디버거는 프로세서칩 내부에 내장에 내장해서 디버깅 기능을 하는 OCD로직과 심볼릭(Symbolic) 디버깅 기능을 지원하는 GNU 디버거 기반의 소프트웨어 디버거, 그리고 소프트웨어 디버거와 OCD를 연결해주고 고속 디버깅을 지원하는 인터페이스 & 컨트롤(Interface & Control) 블록으로 3개의 기능 블록으로 구성되어 있다. 디버거는 대상 프로세서에 OCD블록을 내장하여 소프트웨어 디버거를 이용해서 C/Assembly 레벨에서 디버깅이 가능하다. 디버깅 시스템(On-Chip Debugging System)은 FPGA로 구현된 32비트 RISC 타입 프로세서 코어에 OCD 블록을 내장해서 소프트웨어 디버거와 인터페이스 & 컨트롤 블록을 연동하여 동작을 검증하였다. In this paper, we implement processor debugger based on OCD(On-Chip Debugger). Implemented debugger consist of software debugger that supports a functionality of symbolic debugging, OCD integrated into target processor as a function of debugging, and Interface & Control block which interfaces software debugger and OCD at high speed rates. The debugger supports c/assembly level debugging using software debugger as OCD is integrated into target processor. After OCD block is interfaced with 32bit RISC processor core and then implemented with FPGA, the verification of On-Chip Debugging System is carried out through connecting OCD and Interface & Control block, and SW debugger.
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이지훈(Jihoon Lee),박주성(Jusung Park),윤태건(Taegeon yun) 한국추진공학회 2016 한국추진공학회 학술대회논문집 Vol.2016 No.12
로켓 추진기관 외피인 연소관은 고압, 고온 등 가혹한 환경에 견뎌야 하기에 고강도 소재가 이용되며, 주로 소성가공을 통해 제작된다. 소성가공에는 다양한 방법이 있지만 고강도 소재를 이용하기 때문에 공정이 까다롭고 균일한 기계적 특성을 만족하는데 어려움이 있다. 본문에서는 고강도 소재의 추진기관 연소관 공정개발을 위해 설계를 최적화하고, 고강도 소재인 마레이징강을 이용하여 열간후방압출공정을 통해 연소관을 제작, 기계적 특성을 확인하였다. Case in Roket propulsion has to endure harsh environments, such as the high-pressure and high-temperature. So, it widely makes of material that high degree of strength and toughness steel through plastic deformation processes. Also, it is hard to satisfying uniform mechanical properties due to material of high strength. In this study, it is optimization of manufacturing process for development of Rocket propulsion case with maraging steel through hot backward extrusion. Also we evaluated the mechanical properties.
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송경오(Song, Kyoung-oh),박주성(Park, Jusung) 한국공공사회학회 2015 공공사회연구 Vol.5 No.1
정부가 모든 학생들의 기초학력보장을 책임지겠다는 취지에서 시작한 한국의 기초학력보장정책은 박근혜 정부 출범 이후 새로운 전환기를 맞이하였다. 이 연구에서는 한국과 유사한 정책을 추진한 바 있는 미국의 기초학력보장정책과의 비교분석을 통해 한국의 기초학력보장정책이 직면한 상황을 엄밀하게 진단하고, 정책개선을 위한 시사점을 얻고자 하였다. 한국과 미국의 정책이 제기된 배경 측면에서 검토해보았을 때, 한국의 경우 기초학력이 미달된 학생의 학력증진을 목표로 삼지만, 미국은 경제적 격차에 따른 학력격차 완화를 정책목표로 삼고 있다. 정책의 책무주체 측면에서 보았을 때, 두 나라 모두 중앙정부가 책무요구자이고, 단위 학교가 일차적인 책무이행자로 간주하였다. 반면, 정책의 책무 유인체제의 측면에서 보았을 때, 한국은 교육부 주도의 저부담 책무성 전략을 채택하였다. 반면, 미국은 연방정부와 주정부의 이원화된 정책추진 주체를 가지고, 고부담 책무성 전략을 학교선택과 함께 운용하고 있었다. 미국과의 비교분석은 한국의 기초학력보장 정책의 향후 개선을 위해 의미 있는 시사점을 제공한다. Basic Achievement Guarantee Policy which has been sparked from demands for school accountability, disclosure of information on school achievement, and "basic achievement zero plan" was launched in transition since the current government. This study, through a comparative analysis of Basic Achievement Guarantee Policy in Korea and the United States, ensures strict diagnosis of Korean policy, and implications for policy improvements. Considering the policy objective side, Korean policy aims to promote individual student"s achievement, but the policy in the United States aims to decrease the student achievement gap due to economic disparities. In terms of policy content, Korea has adopted low-stakes accountability strategy which led to the Ministry of Education. While, the United States has a dual strategy of high-stakes accountability and school choice. In terms of policy support system, both Korea and the United States have equipped with a multi-dimensional learning support system for low achievement students. A Comparative Analysis with the United States provides significant implications for the future improvement of Basic Achievement Guarantee Policy in Korea.
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저전력 비동기식 시스템 설계를 위한 혼합형 dual-rail data encoding 방식 제안 및 검증
지화준(Huajun Chi),김상만(Sangman Kim),박주성(Jusung Park) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.7
본 논문에서는 dual-rail data encoding방식을 적용하여 비동기식시스템을 설계할 때, 신호천이를 줄이고 소비전력을 줄이기위하여 4-phase handshaking 프로토콜과 2-phase handshaking 프로토콜을 혼합한 dual-rail data encoding방식을 제안한다. 기존의 dual-rail data encoding 4-phase handshaking 프로토콜은 space state가 존재함으로 말미암아 신호 천이가 많이 발생하게 되고 많은 전력소비를 발생한다. 이론적으로 dual-rail data encoding 2-phase handshaking 프로토콜은 dual-rail data encoding 4-phase handshaking 프로토콜보다 빠르고 신호천이도 적지만 표준 라이브러리를 사용하여 설계할 수 없다. 제안하는 혼합형 dual-rail data encoding 방식의 성능을 평가하기 위하여 Adder블록, Multiplier블록, Latch를 포함한 benchmark회로를 설계를 설계하였다. Benchmark회로를 이용하여 시뮬레이션해본 결과, 제안하는 혼합형 dual-rail data encoding방식은 기존의 dual-rail data encoding 4-phase handshaking 프로토콜에 비해 35%이상 전력소비가 감소되는 결과를 얻었다. In this paper, we proposed new dual-rail data encoding that mixed 4-phase handshaking protocol and 2-phase handshaking protocol for asynchronous system design to reduce signal activities and power consumption. The dual-rail data encoding 4-phase handshaking protocol should leat to much signal activities and power consumption by return to space state. Ideally, the dual-rail data encoding 2-phase handshaking protocol should lead to faster circuits and lower power consumption than the dual-rail 4-phase handshaking protocol, but can not designed using standard library. We use a benchmark circuit that contains a multiplier block, an adder block, and latches to evaluate the proposed dual-rail data encoding. The benchmark circuit using the proposed dual-rail data encoding shows an over 35% reduction in power consumption with 4-phase dual-rail data encoding.
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Core-A를 위한 효율적인 On-Chip Debugger 설계 및 검증
허경철(Jingzhe Xu),박형배(Hyungbae Park),정승표(Seungpyo Jung),박주성(Jusung Park) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.4
최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다. Nowadays, the SoC is watched by all over the world with interest. The design trend of the SoC is hardware and software co-design which includes the design of hardware structure in RTL level and the development of embedded software. Also the technology is toward deep-submicron and the observability of the SoC’s internal state is not easy. Because of the above reasons, the SoC debug is very difficult and time-consuming. So we need a reliable debugger to find the bugs in the SoC and embedded software. In this paper, we developed a hardware debugger named OCD. It is based on IEEE 1140.1 JTAG standard. In order to verify the operation of OCD, it is integrated into the 32bit RISC processor - Core-A (Core-A is the unique embedded processor designed by Korea) and is tested by interconnecting with software debugger. When embedding the OCD in Core-A, there is 14.7% gate count overhead. We can modify the DCU which occupies 2% gate count in OCD to adapt with other processors as a debugger.
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RISC 프로세서의 디버거를 위한 변형된 JTAG 설계
허경철(Jingzhe Xu),박형배(Hyungbae Park),정승표(Seungpyo Jung),박주성(Jusung Park) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.7
SoC 설계기술이 발전함에 따라 디버깅이 차지하는 비중은 더욱더 증가되고 있으며 사용자는 빠르고 정확한 디버거를 원하고 있다. 본 논문에서는 새로 설계되는 RISC 프로세서에 적용할 디버거를 위한 변형된 JTAG을 제안 및 설계하여 디버깅 기능 수행에 필요한 사이클을 줄임으로써 빠른 디버거를 구현하였다. 구현된 JTAG은 Core-A의 OCD에 내장하여 SW 디버거와 연동하여 FPGA 레벨까지 검증 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A의 OCD에 내장된 제안한 JTAG은 기존의 JTAG과 비교하였을 경우, 디버깅 수행 사이클은 수행되는 디버깅 기능에 따라 약 8.5~72.2% 감소되고 추가적으로 게이트 카운트도 약 31.8%감소되었다. As the technology of SoC design has been developed, the debugging is more and more important and users want a fast and reliable debugger. This paper deals with an implementation of the fast debugger which can reduce a debugging processing cycle by designing a modified JTAG suitable for a new RISC processor debugger. Designed JTAG is embedded to the OCD of Core-A and works with SW debugger. We confirmed the functions and reliability of the debugger. By comparing to the original JTAG system, the debugging processing cycle of the proposed JTAG is reduced at 8.5~72.2% by each debugging function. Further more, the gate count is reduced at 31.8%.
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Core-A 프로세서 기반의 멀티미디어 SoC 플랫폼 설계
서학용(Xuelong Xu),허경철(Jingzhe Xu),정승표(Seungpyo Jung),박주성(Jusung Park) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6
최근 주목받는 스마트 폰, 스마트 TV 등 스마트 전자기기들은 전통기기의 기능과 컴퓨터를 결합하는 공통점을 갖고 있다. 단순히 프로세서가 내장되어 연산만 수행하는 것이 아니라 OS(Operating System)가 포함되고 사용자가 개인 용도에 따라 새로운 기능을 추가할 수 있고 유무선 통신으로 인터넷 또는 PC와 연결하여 통신할 수 있는 개장된 멀티미디어 SoC 플랫폼이 필요하다. 본 논문에서는 Core-A 프로세서와 AMBA 버스 기반으로 영상, 음성 또는 각종 통신 형태를 지원하는 다기능 SoC 플랫폼을 설계하여 FPGA로 구현과 검증을 하였다. SoC 플랫폼의 전체 성능을 검증하기 위해 JPEG 디코딩 알고리즘과 ADPCM 인코딩 디코딩 알고리즘을 실행하고 실행 결과를 모니터 또는 스피커로 출력하여 검증했다. Recently smart devices which combine traditional electronic devices and personal computers, such as smart phones and smart TV, have caught people’s eyes from all over the world. A multi-media SoC platform which embeds not only a calculating processor but also an operating system could provide an user-customized environment of several types of communication methods to PC or Internet. In this paper, we describe a multi-functioning SoC platform with video, audio and other communicating protocols based on Core-A processor and AMBA buses. To verify the designed multi-media SoC platform, JPEG decoding and ADPCM encoding/decoding algorithms are applied on it and the final decoding results are confirmed by video monitors and audio speakers.
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