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Field Programmable Gate Array(FPGA) 기반 해상도와 정확도 향상을 위한 Side by side 탭-딜레이 방식의 시간-디지털 변환기
이다원(Dawon Lee),김균하(Gyunha Kim),임한상(Hansang Lim) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.9
Field-Programmable Gate Array (FPGA)기반 탭-딜레이 방식의 시간-디지털 변환기에서 해상도는 FPGA 내부 지연소자의 지연시간에 의존하여 해상도를 향상시키는데 한계가 있다. 또한 각 지연소자의 단위 지연시간(bin width)의 불균일성 때문에 정확도가 저하되는 문제점이 있다. 따라서 두 개의 캐리체인을 단위 지연시간의 절반만큼의 차이를 두고 나란히 배치하여 각각의 출력을 모두 사용하여 해상도를 향상시키는 방법을 제안한다. 제안한 방법은 두 개의 캐리체인상의 효과적인 bin 재배치를 통해 ultra wide bin 및 narrow bin의 사용을 제한할 수 있어서 정확도 향상에도 기여한다. 이 방식은 내부 캐리체인 자원을 두 배로 사용해야 한다는 문제점이 있지만 파인 입력부에서 클럭의 up edge와 down edge 중 측정범위를 줄일 수 있는 edge를 선택하게 하여 파인부의 측정 범위를 클럭의 반주기로 줄임으로써 해결한다. 제안한 시간-디지털 변환기의 성능 측정결과 해상도는 13.02ps에서 8.802ps로 향상되었고, INL(Integral Nonlinearity)은 기존 -27.979~19.283ps에서 -11.557~16.274ps로, DNL(Differential Nonlinearity)은 -7.981~29.022ps에서 -5.879~13.123ps로 향상되었다. In a field-programmable gate array (FPGA)-based tapped-delay-line time-to-digital converter, the delay time of the delay element integrated in the FPGA sets the resolution limit and non-uniformity of the delay time decreases the accuracy. In order to improve the timing resolution in a given FPGA, this study proposes a dual-tapped-delay-type time-to-digital converter (TDC), in which two carry chains are arranged side by side with a finely controlled time difference. By employing effective bin arrangement of the two carry chains, ultra wide or narrow bins are excluded, which improves the measurement accuracy. The selection of the reference clock edge between the up and down edges reduces the required length of carry chains and, consequently, compensates for increase in the consumption of FPGA resources due to the application of dual carry chains. The average resolution of the proposed TDC was improved from 13.02ps to 8.802ps and the integral non-linearity (INL) and diff erential non-linearity (DNL) were improved from -27.979~19.283ps to -11.557~16.274ps and from -7.981~29.022ps to -5.879~13.123ps, respectively.