순차 주소 접근 ROM의 효율적인 설계 방법

김용은(Yong-Eun Kim),김강직(Kang-Jik Kim),조성익(Seong-Ik Cho),정진균(Jin-Gyun Chung) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.8

ROM은 디지털 시스템에서 전력 소모가 크고 속도의 병목현상을 갖는 블록이다. 점증적인 시스템의 고속화에 따라 ROM 설계시 전력소모 감소와 동작 속도 향상이 요구 된다. FFT 및 FIR 필터에 적용되는 ROM은 주소를 순차적으로 접근하는 방식의 ROM이 필요하며, 본 논문에서는 순차적으로 주소를 접근하는 ROM을 설계할 때 기존의 ROM과 같은 값을 출력 하면서 저장되는 셀을 줄일 수 있는 방법을 제안하였다. 이러한 방법을 이용하면 비트라인에 연결된 저장 셀 개수가 감소되며 따라서 비트라인의 커패시턴스 값이 감소된다. 비트라인의 커패시턴스 값이 감소하면서 지연시간 및 파워가 감소한다. 논문에서 예제로 사용한 FIR 계수 저장용 ROM의 경우 제안한 알고리즘을 적용하였을 때 저장 셀 '1'이 최대 86.3% 감소함을 알 수 있다. In the digital system, ROM has a large power-consumption and a speed-bottleneck. According to gradual growth of system speed, ROM is demanded to have low-power consumption and high-speed operation design. The ROM adapted in FFT or FIR filter needs method of sequential accessed addressing. We proposed a reduction method for the number of storage cells in this paper. The number of storage cells which is connected with bit-line is reduced by the proposed method so that the capacitance value of bit-line is reduced. In this case, delay time, and power consumption are reduced. Design result of ROM in this paper using the proposed method could reduce up to 86.3% of storage cell '1' compare with conventional method.

프리-엠파시스 기법을 적용한 HDMI 송신단

김강직(Kang-jik Kim),정기상(Ki-sang Jung),박원기(Won-ki Park),이성철(Sung-chul Lee),조성익(Seong-ik Cho) 대한전자공학회 2010 대한전자공학회 학술대회 Vol.2010 No.6

This paper is intended as design of a 3.4Gbps transmitter (TX) for multi-channel communication. It can be applied high-speed serial link system such as DVI, HDMI etc. This TX circuit can be classified into three main blocks: a PLL(Phase Locked Loop), a multiplexer stage as a data serializer and an output buffer stage for a driving of output data stream. In the output driver stage, pre-emphasis technique is applied to improve the effect of ISI. The fabricated HDMI TX PHY was designed using 0.18μm 1P5M CMOS technology. It was verified on maximum 3.4Gbps output data rate by measurement results and satisfied with HDMI 1.3a specification.

시리얼 데이터 통신을 위한 기준 클록이 없는 3.2Gb/s 클록 데이터 복원회로

김강직(Kang-Jik Kim),정기상(Ki-Sang Jung),조성익(Seong-Ik Cho) 대한전자공학회 2009 電子工學會論文誌-SC (System and control) Vol.46 No.2

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다. 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18㎛ 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 1x1㎟이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63㎽로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다. In this paper, a 3.2Gb/s clock and data recovery (CDR) circuit for a high-speed serial data communication without the reference clock is described This CDR circuit consists of 5 parts as Phase and frequency detector(PD and FD), multi-phase Voltage Controlled-Oscillator(VCO), Charge-pumps(CP) and external Loop-Filter(LF). It is adopted the PD and FD, which incorporates a half-rate bang-bang type oversampling PD and a half-rate FD that can improve pull-in range. The VCO consists of four fully differential delay cells with rail-to-rail current bias scheme that can increase the tuning range and tuning linearity. Each delay cell has output buffers as a full-swing generator and a duty-cycle mismatch compensation. This materialized CDR can achieve wide pull-in range without an extra reference clock and it can be also reduced chip area and power consumption effectively because there is no additional Phase Locked- Loop(PLL) for generating reference clock. The CDR circuit was designed for fabrication using 0.18㎛ 1P6M CMOS process and total chip area excepted LF is 1x1㎟. The pk-pk jitter of recovered clock is 26ps at 3.2Gb/s input data rate and total power consumes 63㎽ from 1.8V supply voltage according to simulation results. According to test result, the pk-pk jitter of recovered clock is 55ps at the same input data-rate and the reliable range of input data-rate is about from 2.4Gb/s to 3.4Gb/s.

중간주파수 조절이 가능한 새로운 구조의 4차 SC Bandpass ${\sigma}-{\Delta}$ Modulator

김재붕,김강직,조성익,Kim, Jae-Bung,Kim, Kang-Jik,Cho, Seong-Ik 대한전자공학회 2009 電子工學會論文誌-SC (System and control) Vol.46 No.3

본 논문에서는 무선통신에서 데이터 변환을 위하여 2개의 계수 값에 의하여 중간 주파수를 조절할 수 있는 개선된 구조를 가지는 4차 SC Bandpass ${\sigma}-{\Delta}$ 모듈레이터 구조를 제안한다. 제안한 구조는 4차 형태의 잡음 전달함수를 원하는 형태로 변경할 수 있고, 또한 기존구조는 중간주파수 조절을 위한 다른 8개의 클록과 가변이 가능한 4개의 계수 값이 필요하지만 제안한 구조는 가변이 가능한 2개의 계수 값과 기본 클록만으로 중간주파수를 조절할 수 있다. In this paper, tunable 4th order SC(switched capacitor) bandpass ${\sigma}-{\Delta}$(Sigma-Delta) modulator with advanced architecture that can adjust the IF by two coefficient values is proposed for data conversion in the wireless communication. Its architecture can optionally adjust all the 4th order noise transfer function in comparison with the conventional architecture. In order to adjust the IF, the conventional architecture needs the four variable coefficients values, basic clocks and eight clocks. On the other hand, the proposed architecture can adjust the IF by two variable coefficient values and basic clocks only.

중간주파수 조절이 가능한 새로운 구조의 4차 SC Bandpass Σ-Δ Modulator

김재붕(Jae-Bung Kim),김강직(Kang-Jik Kim),조성익(Seong-Ik Cho) 대한전자공학회 2009 電子工學會論文誌-SC (System and control) Vol.46 No.3

본 논문에서는 무선통신에서 데이터 변환을 위하여 2개의 계수 값에 의하여 중간 주파수를 조절할 수 있는 개선된 구조를 가지는 4차 SC Bandpass Σ-Δ 모듈레이터 구조를 제안한다. 제안한 구조는 4차 형태의 잡음 전달함수를 원하는 형태로 변경할 수 있고, 또한 기존구조는 중간주파수 조절을 위한 다른 8개의 클록과 가변이 가능한 4개의 계수 값이 필요하지만 제안한 구조는 가변이 가능한 2개의 계수 값과 기본 클록만으로 중간주파수를 조절할 수 있다. In this paper, tunable 4th order SC(switched capacitor) bandpass Σ-Δ(Sigma-Delta) modulator with advanced architecture that can adjust the IF by two coefficient values is proposed for data conversion in the wireless communication. Its architecture can optionally adjust all the 4th order noise transfer function in comparison with the conventional architecture. In order to adjust the IF, the conventional architecture needs the four variable coefficients values, basic clocks and eight clocks. On the other hand, the proposed architecture can adjust the IF by two variable coefficient values and basic clocks only.

고속 직렬 디스플레이 인터페이스를 위한 1/4-rate 클록 데이터 복원회로 설계

정기상(Ki-Sang Jung),김강직(Kang-Jik Kim),조성익(Seong-Ik Cho) 대한전기학회 2011 전기학회논문지 Vol.60 No.2

4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter) and 4:10 deserializer. The designed CDR has been designed in a standard 0.18㎛ 1P6M CMOS technology and the recovered data jitter is 14ps in simulation

2-step DPC를 이용한 이중루프 DLL기반의 광대역 클록 데이터 복원회로 설계

정기상(Ki-Sang Jung),김강직(Kang-Jik Kim),고귀한(Gui-han Ko),조성익(Seong-Ik Cho) 대한전기학회 2012 전기학회논문지 Vol.61 No.2

A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.

1/4-rate 위상선택방식을 이용한 클록 데이터 복원회로

정기상(Ki-Sang Jung),김강직(Kang-Jik Kim),조성익(Seong-Ik Cho) 대한전자공학회 2009 電子工學會論文誌-SC (System and control) Vol.46 No.1

본 논문은 시스템의 클록을 이용하여 클록 및 데이터를 복원하는 회로를 설계하였다. 설계된 회로에는 시스템의 클록을 만들어주는 PLL부분과 클록을 받아 데이터를 복원하는 데이터 복원회로부분으로 구성되어 있다. 데이터 복원회로에서는 1/4-rate 위상검출기를 이용하여 데이터보다 시스템의 클록주파수를 낮추어 설계하여 PLL의 부담을 줄일 수 있었고 데이터 picking 방식으로 설계하여 적은 지터특성을 보였다. 설계된 클록 데이터 복원회로는 0.18㎛ 1P6M CMOS공정으로 설계되었고 칩 면적은 1x1㎟이다. This work is design of clock and data recovery circuit using system clock. This circuit is composed by PLL(Phase Locked Loop) to make system clock and data recovery circuit. The data recovery circuit using 1/4-rate phase picking Detector helps to reduce clock frequency. It is advantageous for high speed PLL. It can achieve a low jitter operation. The designed CDR(Clock and data recovery) has been designed in a standard 0.18㎛ 1P6M CMOS technology and an active area 1x1㎟.

새로운 방법의 채널 시간 공유 Subraning ADC 8bit 80MS/s 0.18㎛ CMOS

박기철(Ki-Chul Park),김강직(Kang-Jik Kim),조성익(Seong-Ik Cho) 대한전자공학회 2009 電子工學會論文誌-SC (System and control) Vol.46 No.1

본 논문에서는 새로운 방법의 채널 시간 공유 Subranging ADC를 제안한다. 기존 Subranging ADC의 경우, 상위 비교기 블록과 하위 비교기 블록이 각각 존재 하여 면적과 파워소비가 단점을 지니고 있다. 제안하는 Subranging ADC는 기존 Subranging ADC와 비슷하나 가장 큰 특징은 하위 ADC의 비교기가 존재하지 않는다. 하위 ADC의 비교기가 존재하지 않는 대신에 Control Switch(CS)를 사용하여 상위 ADC의 비교기를 시간차이를 두고 공유하는 형식을 보여주고 있다. 제안하는 ADC는 하위단의 비교기 블록을 제거하고 상위단의 비교기 블록과 공유하므로 기존 Subranging ADC보다 컴페레이터 숫자를 반으로 줄이며 따라서 칩 전체 면적을 40% 가량 줄인다. 동작 특성을 확인하기 위하여 0.18㎛ 1P6M Technology 이용하여 제안된 방법으로 8bit ADC를 설계하였다. 시뮬레이션 결과, 전원전압 1.8V에서 8bit 80MS/s 특성 그리고 10㎽의 낮은 전력 소모의 특성을 나타내었다. A novel design method of time-interleaved subranging ADC is presented. We use the bisection method to let only half of comparators in typical subranging ADC working in every clock cycle. Thus, we are able to reduce the number of comparators by half. It is possible to reduce the die size. An example of 8-bit time-interleaved subranging ADC operates at 40㎒ sampling rate and 1.8V supply voltage is demonstrated. The power consumption of the proposed circuit is only 10㎷ with SPECTRE simulation. Compared with the typical subranging ADC, our bisection method is able to reduce up to 40% in die size.

광대역 전디지털 클록 데이터 복원회로 설계

고귀한(Gwi-Han Go),정기상(Ki-Sang Jung),김강직(Kang-Jik Kim),조성익(Seong-Ik Cho) 대한전기학회 2012 전기학회논문지 Vol.61 No.11

This paper is proposed all digital wide?range clock and data recovery circuit. The Proposed clock data recovery circuit is possible input data rate which is suggested is wide-range that extends from 100Mb/s to 3Gb/s and used an phase error detector which can use a way of over-sampling a data by using a 1/2-rate multi-phase clock and phase rotator which is regular size per 2π/16 and can make a phase rotation. So it could make the phase rotating in range of input data rate. Also all circuit is designed as a digital which has a specificity against a noise. This circuit is designed to 0.13㎛ CMOS process and verified simulation to spectre tool.