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Metal Hydride Chemical Heat Pump의 최적 작동조건에 관한 연구
권기원(Kee Won Kwon),이재영(Jai Young Lee) 한국수소및신에너지학회 1989 한국수소 및 신에너지학회논문집 Vol.1 No.1
Prototype metal hydride chemical heat pump was constructed using LaNi<sub>4.7</sub>Al<sub>0.3</sub> for high temperature hydride and MmNi<sub>4.15</sub>Fe<sub>0.65</sub>Al<sub>0.2</sub> for low temperature hydride, and the effects of operating conditions on the performance of heat pump were investigated to find out the optimum operating condition. Operating variables considered in this work were cycling time, temperature of hot air blown to the high temperature reactor, the amount of hydrogen gas with which the system was charged initially, and the flow rate of air at both reactors. Power of heat pump increases monotonically as T<sub>h</sub> increases, and shows maxima at 4.8H/M and 15-25 min in H₂ charged and cycling time respectively. Power of heat pump increases as air flow rate increases at low flow rate, but saturates to some value confined by heat flow rate through the hydride bed, These all phenomena can be explained by the modified power equation.
1Mb 이상급 대형 DRAM Cell Array를 위한 Sense Amplifier의 구현 및 동작 검증
권기원(Kee-Won Kwon),오진곤(Jin-Gon Oh) 대한전자공학회 2023 대한전자공학회 학술대회 Vol.2023 No.6
Prior to the development of a sense amplifier applicable to a large scale DRAM array, a simulatio n circuit that can estimate and compare the performance is designed. The sense amplifier accompanied with 1380*1024 DRAM cell array is implemented and verified using 28nm technology.
3T-2R Non-Volatile TCAM using Inverter Amp
장원영(Won-young Chang),권기원(Kee-won Kwon) 대한전자공학회 2021 대한전자공학회 학술대회 Vol.2021 No.6
일반적인 TCAM의 동작 상태는 Match/ Don’t Care/ Mismatch로 구분된다. Match, Don’t care에서는 ML(Match Line)의 기존 상태를 유지하고 Mismatch에서 ML을 Discharge한다. 이를 통해 TCAM은 동작을 수행한다. Non-Volatile 기반의 TCAM은 기존의 TCAM과 비교하여 공정과정에서 위로 증착이 가능하다는 점과 셀의 구조가 간단하다는 점에서 Speed, Size에서 큰 이점을 가져온다. 본 작품에서는 Cell 내부에서 Mismatch 시 ML이 Discharge되는 Speed를 높여 Performance를 높이는 회로를 제안한다. Size와 Power 면에서도 큰 이점을 가지도록 설계하여 Performance를 전체적으로 높인다.
수 Gbps 고속 인터페이스의 오류검출을 위한 자가내장측정법의 가속화 연구
노준완,권기원,전정훈,Roh, Jun-Wan,Kwon, Kee-Won,Chun, Jung-Hoon 대한전자공학회 2012 전자공학회논문지 Vol.50 No.8
본 논문에서는 고속 인터페이스 비트오류율(BER, Bit Error Rate)의 수학적 모델을 기반으로, 간단하고 정확하게 시간마진을 추정할 수 있는 '선형 근사화 추정법(linear approximation method)'을 제안하였다. 기존의 Q-factor를 이용한 추정법과 제안한 선형 근사화 추정법을 이용하여 $10^{-13}$ 이하의 BER을 얻기 위한 시간마진을 추정한 결과는 실측한 값과 비교할 때 약 0.03UI 정도의 작은 오차를 갖는다. 이 중 선형 근사화를 이용한 가속 자가내장측정법(built-in self test)을 내부 BERT(BER Tester)를 포함한 하드웨어로 구현하였다. 3Gbps, 95% 신뢰 수준에서 $10^{-13}$ BER 기준의 시간마진을 직접 측정하는데 소요되는 시간이 약 5.6시간인데 반해, 가속 자가내장측정법은 0.6초 이내에 유사한 정확도로 시간마진을 추정한다. 시간마진 추정치는 시간마진을 내부 BERT로 직접 측정한 값과 0.045UI 이하의 작은 오차를 보였다. In this paper, we propose a 'linear approximation method' which is an accelerated BER (Bit Error Rate) test method for high speed interfaces, based on an analytical BER model. Both the conventional 'Q-factor estimation method' and 'linear approximation method' can predict a timing margin for $10^{-13}$ BER with an error of about 0.03UI. This linear approximation method is implemented on a hardware as an accelerated Built-In Self Test (BIST) with an internal BERT (BET Tester). While a direct measurement of a timing margin in a 3Gbps interface takes about 5.6 hours with $10^{-13}$ BER requirement and 95% confidence level, the accelerated BIST estimates a timing margin within 0.6 second without a considerable loss of accuracy. The test results show that the error between the estimated timing margin and the timing margin from an actual measurement using the internal BERT is less than 0.045UI.
고전압 IGBT SPICE 시뮬레이션을 위한 모델 연구
최윤철,고웅준,권기원,전정훈,Choi, Yoon-Chul,Ko, Woong-Joon,Kwon, Kee-Won,Chun, Jung-Hoon 대한전자공학회 2012 전자공학회논문지 Vol.50 No.8
본 논문에서는 SPICE 시뮬레이션을 위한 고전압 insulated gate bipolar transistor(IGBT)의 개선된 모델을 제안하였다. IGBT를 부속 소자인 MOSFET과 BJT의 조합으로 구성하고, 각 소자의 각종 파라미터 값을 조절하여 기본적인 전류-전압 특성과 온도변화에 따른 출력특성의 변화 등을 재현하였다. 그리고 비선형적인 리버스 트랜스퍼 커패시턴스 등의 기생 커패시턴스의 전압에 따른 변화를 높은 정확도로 재현하기 위해, 복수의 접합 다이오드, 이상적인 전압 및 전류 증폭기, 전압제어 저항, 저항과 커패시터 수동소자 등을 추가하였다. 본 회로모델을 1200V급의 트렌치 게이트 IGBT의 모델링에 이용하였으며, 실측자료와 비교하여 통해 모델의 정확도를 검증하였다. In this paper, we proposed a SPICE model of high-voltage insulated gate bipolar transistor(IGBT). The proposed model consists of two sub-devices, a MOSFET and a BJT. Basic I-V characteristics and their temperature dependency were realized by adjusting various parameters of the MOSFET and the BJT. To model nonlinear parasitic capacitances such as a reverse-transfer capacitance, multiple junction diodes, ideal voltage and current amplifiers, a voltage-controlled resistor, and passive devices were added in the model. The accuracy of the proposed model was verified by comparing the simulation results with the experimental results of a 1200V trench gate IGBT.
황혜원(Hye-Won Hwang),Elad Alon,전정훈(Jung-Hoon Chun),권기원(Kee-Won Kwon) 대한전자공학회 2012 電子工學會論文誌-SD (Semiconductor and devices) Vol.49 No.1
본 논문에서는 수학적 해석을 통해 위상 내삽기(Phase Interpolator, PI)를 최적화하는 설계 방법과 인덕터 부하를 이용하여 고속 동작에 적합하도록 개선한 저전력 PI 구조를 제안한다. 정해진 대역폭과 이득을 가지는 PI의 전력이 최소가 되는 설계기준을 공정에 따라 정해지는 상수의 수식으로 제시한다. 또한, 제안된 인덕더 부하를 사용하는 PI구조는 같은 대역폭과 이득에서 소모 전력을 반으로 줄일 수 있다. 0.13㎛ 1.2V CMOS 공정에서 4개의 위상을 가지는 VCO 출력 신호를 이용하여 7-bit PI를 설계한 결과, 인덕터 부하를 사용하고 제안된 설계 기준에 따라 소모 전력을 최적화 하여 12GHz에서 721.2㎼ 소모한다. This paper presents the design optimization technique for a phase interpolator(PI) and suggests the inductor-loaded PI structure for low power consumption suitable for high-speed applications. An analytical study leads to the design criterion composed of the process constants for the minimum power consumption and the proposed inductor-loaded PI reduces the power by half with determined bandwidth and gain of PI. Designed 7-bit PI using 0.13㎛ 1.2V CMOS technology consumes 721.2㎼ in 12GHz with inductor and the suggested optimization technique.
수 Gbps 고속 인터페이스의 오류검출을 위한 자가내장측정법의 가속화 연구
노준완(Jun-Wan Roh),권기원(Kee-Won Kwon),전정훈(Jung-Hoon Chun) 대한전자공학회 2012 전자공학회논문지 Vol.49 No.12
본 논문에서는 고속 인터페이스 비트오류율(BER, Bit Error Rate)의 수학적 모델을 기반으로, 간단하고 정확하게 시간마진을 추정할 수 있는 ‘선형 근사화 추정법(linear approximation method)’을 제안하였다. 기존의 Q-factor를 이용한 추정법과 제안한 선형 근사화 추정법을 이용하여 10<SUP>-13</SUP> 이하의 BER을 얻기 위한 시간마진을 추정한 결과는 실측한 값과 비교할 때 약 0.03UI 정도의 작은 오차를 갖는다. 이 중 선형 근사화를 이용한 가속 자가내장측정법(built-in self test)을 내부 BERT(BER Tester)를 포함한 하드웨어로 구현하였다. 3Gbps, 95% 신뢰 수준에서 10<SUP>-13</SUP> BER 기준의 시간마진을 직접 측정하는데 소요되는 시간이 약 5.6시간인데 반해, 가속 자가내장측정법은 0.6초 이내에 유사한 정확도로 시간마진을 추정한다. 시간마진 추정치는 시간마진을 내부 BERT로 직접 측정한 값과 0.045UI 이하의 작은 오차를 보였다. In this paper, we propose a ‘linear approximation method’ which is an accelerated BER (Bit Error Rate) test method for high speed interfaces, based on an analytical BER model. Both the conventional ‘Q-factor estimation method’ and ‘linear approximation method’ can predict a timing margin for 10<SUP>-13</SUP> BER with an error of about 0.03UI. This linear approximation method is implemented on a hardware as an accelerated Built-In Self Test (BIST) with an internal BERT (BET Tester). While a direct measurement of a timing margin in a 3Gbps interface takes about 5.6 hours with 10<SUP>-13</SUP> BER requirement and 95% confidence level, the accelerated BIST estimates a timing margin within 0.6 second without a considerable loss of accuracy. The test results show that the error between the estimated timing margin and the timing margin from an actual measurement using the internal BERT is less than 0.045UI.