http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
김형준,김성래,신동준 한국통신학회 2008 韓國通信學會論文誌 Vol.33 No.12
메모리 등의 저장 장치는 다양한 전자제품에 널리 이용되면서 높은 메모리 집적도가 요구되고 있으며 멀티 레벨로 데이터를 저장하는 단계에 이르렀다. 그 결과 데이터의 오류율은 더 높아지게 되었다. 본 논문에서 우리는 저장장치의 낮은 오류율을 만족시키기 위하여 통신시스템에서 널리 사용되고 있는 오류정정부호 기법을 적용하였 다. 평균 오류율 (BER)이 10-5 또는 5×10-6인 AWGN 채널에서 4-level cell을 이용한 저장장치에 대하여 목표 부 호율 0.99과 목표 오류율 (BER) 10-11과 10-13를 만족시킬 수 있는 방법을 알아본다. 높은 부호율에서는 연접부호 의 성능이 블록 부호만 사용한 경우보다 좋지 않은 경우도 많으며, 이때 천공을 많이 한 경우에도 성능 열화가 덜한 안쪽 부호를 선정하는 것이 중요함을 확인하였다. 일반적인 feedfoward systematic 길쌈 부호를 이용한 연접 부호는 복잡도를 고려하지 않더라도 블록 부호를 단독으로 사용한 경우보다 성능이 좋지 않음을 확인하였고, 높은 부호율 에서도 성능이 우수한 천공 길쌈 부호를 만들기 위해서는 RSC 부호를 사용해야 한다는 것을 모의실험 결 과를 통해 보여준다.
비휘발성 메모리를 위한 병렬 BCH 인코딩/디코딩 방법 및 VLSI 설계
이상혁(Sang-Hyuk Lee),백광현(Kwang-Hyun Baek) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.5
본 논문에서는 SSD (solid state disk)에 쓰이는 NAND flash 메모리 에러 정정에 관한 오류정정 방법 중에서 Parallel BCH(Bose-Chaudhuri-Hocquenghem) 방법 및 VLSI 설계를 제안하였다. 제안된 설계는 에러 정정 능력(t=18, 8) 을 가변적으로 하여 사용빈도수의 증가로 높은 에러 율을 가진 데이터 공간에 신뢰성을 높였고, 디코더의 병렬처리 비트 수를 인코더의 처리 비트 수에 2배로 하여 디코더의 수행시간을 줄였고 이에 따르는 latency도 기존 회로에 비해 1/2로 감소함을 확인 하였다. This paper has proposed parallel BCH, one of error correction coding methods which has been used to NAND flash memory for SSD(solid state disk). To alter error correction capability, the proposed design improved reliability on data block has higher error rate as used frequency increasingly. Decoding parallel process bit width is as two times as encoding parallel process bit width, that could reduce decoding processing time, accordingly resulting in one half reduction over conventional ECC.
병렬 CRC 생성 방식을 활용한 BCH 코드 복호기 설계
갈홍주(Hong Ju Kal),문현찬(Hyun Chan Moon),이원영(Won Young Lee) 한국전자통신학회 2018 한국전자통신학회 논문지 Vol.13 No.2
본 논문은 병렬 CRC 생성 방식을 적용한 BCH 코드 복호기를 소개한다. 기존에 사용되는 병렬 신드롬 생성기로 LFSR(: Linear Feedback Shift Register)을 변형한 방식을 사용하면 짧은 길이의 코드에 적용하는 데 많은 면적을 차지한다. 제안하는 복호기는 짧은 길이 코드워드의 복호화를 위해 병렬 CRC(: Cyclic Redundancy Check)에서 체크섬을 계산하는 데 사용되는 방식을 활용하였다. 이 방식은 병렬 LFSR과 비교해 중복된 xor연산을 제거해 최적화된 조합회로로 크기가 작고 짧은 전파지연을 갖는다. 시뮬레이션 결과 기존 방식 대비 최대 2.01ns의 지연시간 단축 효과를 볼 수 있다. 제안하는 복호기는 0.35-μm CMOS 공정을 이용하여 설계하고 합성되었다. This paper introduces a BCH code decoder using parallel CRC(: Cyclic Redundancy Check) generation. Using a conventional parallel syndrome generator with a LFSR(: Linear Feedback Shift Register), it takes up a lot of space for a short code. The proposed decoder uses the parallel CRC method that is widely used to compute the checksum. This scheme optimizes the a syndrome generator in the decoder by eliminating redundant xor operation compared with the parallel LFSR and thus minimizes chip area and propagation delay. In simulation results, the proposed decoder has accomplished propagation delay reduction of 2.01 ns as compared to the conventional scheme. The proposed decoder has been designed and synthesized in 0.35-μm CMOS process.