FPGA를 이용한 ARM9 호환 마이크로프로세서 설계 및 구현

심순보(Soon Bo Shim),김민용(Minyong Kim),정성우(Sung Woo Chung),서태원(Taeweon Suh) 한국정보과학회 2011 정보과학회 컴퓨팅의 실제 논문지 Vol.17 No.3

최근 고성능, 고효율 마이크로프로세서에 대한 요구가 증가함에 따라, 새로운 구현기법들에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 고성능, 고효율 마이크로프로세서의 연구에서 필요한 연구 기반을 제공하기 위해 마이크로프로세서를 구현하였다. 본 논문에서 구현한 마이크로프로세서는 5단계의 파이프라인으로 구성되어있고, ARM9의 전체 명령어 중 75%를 구현하였다. 이러한 마이크로프로세서는 QuartusⅡ를 이용하여 합성한 결과 5,243개의 논리소자가 사용되었고 실험에 사용되는 FPGA 보드에서는 최대 50㎒로 동작한다. 또한, 마이크로프로세서 외에도 주파수 합성기, 메모리, 타이머, 비동기화송?수신기 등과 같은 주변장치를 함께 구성 여러 가지 테스트 프로그램 등을 통해 마이크로프로세서와 주변장치의 동작을 검증하였다. 본 논문의 목적은 FPGA 특성에 맞는 마이크로프로세서의 구현 기술의 축적을 통해 에뮬레이션을 이용한 다중코어 연구의 기반을 마련하는 것이다. With the recently increased demand on the high performance and efficiency microprocessor, there have been many studies on new implementation methodologies. In this paper, we implemented a microprocessor to provide the basis for studies on high performance and efficiency microprocessor. The implemented microprocessor consists of five-stage pipeline, which accounts for 75% of all ARM9 instruction. When this microprocessor was synthesized using QuartusⅡ, 5,243 logic elements were used. The microprocessor operates at up to 50㎒ on the FPGA board used in our experiment. In addition to the microprocessor, peripheral devices such as frequency synthesizers, memories, timers and non-synchronized transmitters/receivers were also configured. The operations of the microprocessor and peripheral devices were verified through various test programs. The purpose of this study is to provide basis for study on multi-core microprocessor using emulation by accumulating microprocessor implementation technologies regarding characteristics of FPGA.

Cell 마이크로프로세서 설계 개념과 아키텍쳐 분석

문상국(Sangook Moon) 한국정보기술학회 2006 Proceedings of KIIT Conference Vol.2006 No.-

마이크로프로세서 제조업체의 대명사로 불리는 인텔이 비메모리 시장을 거의 독점하고 있는 가운데, IBM, Sony, Toshiba 이 세 개의 기업이 도전적으로 힘을 합하여 차세대 엔터태인먼트 프로세서라고 불리는 멀티코어 기반의 Cell 프로세서를 개발하였다. Cell 프로세서는 기존의 Power 라는 아키텍쳐를 기반으로 하는 코어 PPE (Power Processor Element)를 중심으로 8개의 데이터 처리용 코어 SPE(Synergistic Processor Element)를 포함하고 있으며, SIMD(Single Input Multiple Data) 데이터 처리 방식을 지원하여 데이터 처리량이 많은 멀티미디어나 게임 어플리케이션을 처리하는 데 최적화되도록 설계된 프로세서로서, 기본적으로는 Power 마이크로프로세서 아키텍쳐 및 구조에 대한 혁신적인 확장 기능을 포함하고 있다. 본 논문에서는 현존하는 프로세서 중 가장 성능이 우수하다고 평가받는 Cell 마이크로프로세서의 설계 개념과 그 구조에 대하여 분석한다. While Intel has been increasing its exclusive possession in the system IC semiconductor market, IBM, Sony. and Toshiba founded an alliance to develop the next entertainment multi-core processor, which is named CELL. Cell is designed upon the Power architecture and includes 8 SPE (Synergistic Processor Element) cores for data handling, and supports SIMD architecture for optimal execution of multimedia, or game applications. Also. it includes expanded Power microarchitecture. In this paper, we analyzed and researched the Cell microprocessor, which is evaluated as the most powerful processor in this era.

TSV를 활용한 3차원 구조 마이크로프로세서에서의 L2 캐쉬 접근 시간 향상률 분석

전형규,김종면,김철홍 한국차세대컴퓨팅학회 2012 한국차세대컴퓨팅학회 논문지 Vol.8 No.4

공정기술의 발달로 인해 칩의 집적도가 크게 향상되어 마이크로프로세서는 하나의 칩에 두 개 이상의 코어를 집적하는 멀티코어 프로세서로 패러다임이 바뀌고 있지만, 2차원으로 설계된 멀티코어 프로세서는 내부 연결망의 지연시간 문제로 인해 성능 향상에 제약을 받고 있다. 내부 연결망 지연시간으로 인해 성능 향상의 제약을 받는 2차원 평면구조 멀티코어 프로세서의 문제점을 해결하기 위해 TSV를 이용한 3차원 적층구조가 주목받고 있다. 본 논문에서는 2차원 평면구조 마이크로프로세서에서 접근 시간이 가장 큰 내부요소 중 하나인 L2 캐쉬 메모리를 프로세서 코어 위에 수직으로 적층하고 TSV를 통해서 연결한 3차원 적층구조 설계를 이용하여 기존의 2차원 평면구조와의 L2 캐쉬 접근 시간 측면에서의 성능을 비교 및 분석하고자 한다. 실험결과, 3차원 적층구조는 2차원 평면구조 멀티코어 프로세서와 비교하여 최대 16%의 빠른 L2 캐쉬 접근시간을 보이고, IPC 또한 2차원 평면구조 멀티코어 프로세서와 비교하여 최대 1.6% 높음을 확인 할 수 있다.

단열회로를 이용한 16-bit 저전력 마이크로프로세서의 설계

신영준,이병훈,이찬호,문용,Shin, Young-Joon,Lee, Byung-Hoon,Lee, Chan-Ho,Moon, Yong 대한전자공학회 2003 電子工學會論文誌-SC (System and control) Vol.40 No.6

단열회로를 이용한 16-bit 저전력 마이크로프로세서를 설계하였다. 본 논문에서 설계한 마이크로프로세서는 콘트롤 블록, 멀티포트 레지스터 파일, 프로그램 카운터 그리고 ALU로 구성되어 있다. 또한 저전력 단열 프로세서에 필요한 효율적인 4-phase 전원클럭 발생기도 설계하였다. 단열회로는 ECRL(Efficient Charge Recovery Logic)을 기반으로 설계되었고 0.35㎛ CMOS 공정을 이용하여 구현하였다. 단열프로세서와 일반적인 프로세서와 에너지를 비교하기 위해서 CMOS를 기반으로 한 프로세서를 설계하여 에너지 비교를 수행하였다. 시뮬레이션 결과 기존의 CMOS 프로세서보다 2.9∼3.1배의 에너지 감소효과를 보였다. A 16-bit adiabatic low-power Microprocessor is designed. The processor consists of control block, multi-port register file, program counter, and ALU. An efficient four-phase clock generator is also designed to provide power clocks for adiabatic processor. Adiabatic circuits based on efficient charge recovery logic(ECRL), are designed 0.35,${\mu}{\textrm}{m}$ CMOS technology. Conventional CMOS processor is also designed to compare the energy consumption of microprocessors. Simulation results show that the power consumption of the adiabatic microprocessor is reduced by a factor of 2.9∼3.1 compared to that of conventional CMOS microprocessor.

부동소수점 응용을 위한 저온도 마이크로프로세서 설계

이병석(Byeong Seok Lee),김철홍(Cheol Hong Kim),이정아(Jeong-A Lee) 한국정보과학회 2009 정보과학회논문지 : 시스템 및 이론 Vol.36 No.6

동적 온도 제어 기술은 마이크로프로세서 내부 특정 유닛의 온도가 크게 올라가는 열섬 문제를 해결하기 위해 널리 사용되는 기법으로 냉각 비용을 감소시키고 칩의 신뢰성을 높인다는 장점이 있지만, 기법 적용으로 인해 성능이 저하되는 단점이 있다. 본 논문에서는 부동소수점 응용 프로그램 수행 시 발열 문제를 해결하기 위해 적용되는 동적 온도 제어 기술로 인한 성능 저하를 최소화하기 위하여 듀얼 부동소수점 가산기 구조를 제안하고자 한다. 부동소수점 응용 프로그램을 수행할 때, 가장 많이 활성화되는 유닛 중 하나인 부동소수점 가산기를 두 개로 중복시켜서 접근을 분산시키는 기법을 통해 열섬 문제를 해결하고자 한다. 또한 상호 인접한 유닛 간의 열 전달로 인해 온도가 상승하는 문제를 해결하기 위하여, 열 전달 지연 공간을 마이크로프로세서 내에 배치시키는 방법을 제안한다. 제안 기법들의 적용 결과, 동적온도 관리 기술을 사용하는 환경에서 마이크로프로세서의 최고 온도가 평균 5.3℃ 최대 10.8℃ 낮아지면서 발열로 인한 칩의 안정성 저하 문제를 완화시킬 수 있다. 또한 동적 온도 관리 기술이 적용되는 시간을 크게 줄임으로써 프로세서의 성능은 평균 1.41배(최대 1.90배) 향상된다. Dynamic Thermal Management (DTM) technique is generally used for reducing the peak temperature (hotspot) in the microprocessors. Despite the advantages of lower cooling cost and improved stability, the DTM technique inevitably suffers from performance loss. This paper proposes the DualFloating-Point Adders Architecture to minimize the performanceloss due to thermal problem when the floating-point applications are executed. During running floating-point applications, only one of two floating-point adders is used selectively in the proposed architecture, leading to reduced peak temperature in the processor. We also propose a new floorplan technique, which creates Space for Heat Transfer Delay in the processor for solving the thermal problem due to heat transfer between adjacent hot units. As a result, the peak temperature drops by 5.3℃ on the average (maximum 10.8℃ for the processor where the DTM is adopted, consequently giving a solution to the thermal problem. Moreover, the processor performance is improved by 41% on the average by reducing the stall time due to the DTM.

마이크로프로세서 교과목의 운영 개선에 관한 연구

정종대 ( Jong Dae Jung ) 한국실천공학교육학회 2011 실천공학교육논문지 Vol.3 No.1

현대의 많은 제어 시스템과 임베디드시스템에는 그 두뇌에 해당하는 마이크로프로세서 또는 마이크로컨트롤러가 내장되어 있다. 따라서 공학계열 학생들에게 있어서 마이크로프로세서에 대한 이해가 매우 중요하게 되었으며 그런 이유로 대부분의 공학계열 학부(과)에서 관련 교과목이 개설되어 운영되고 있다. 마이크로프로세서 교과목은 그 특성상 이론과 실습이 병행되어야 하는데 이 교과목 운영의 설계에서 가장 중요한 요인은 어떤 프로세서를 대상으로 할 것인지, 이론과 실습의 비율은 어떻게 할 것인지, 실습의 내용은 어떻게 할 것인지와 달성도에 대한 평가는 어떻게 할 것인지를 정하는 것이다. 실습이 수반되는 교과목에 사용될 수 있는 적절한 평가기법은 상당히 어려운 난제이지만 열심히 자신의 노력으로 과제를 수행하는 학생들이 그렇지 못한 학생들에 의해 제대로 평가되지 못해 학습의욕이 떨어지는 것을 방지하고 모든 수강생들에게 진정한 실력 배양의 기회를 부여하기 위해서 공정한 평가기법의 개발은 매우 중요하다. 본 연구에서는 본 저자의 오랜 경험을 바탕으로 마이크로프로세서 교과목의 강의/실습 내용과 적절한 평가 기법에 대해 정리하여 소개하였다. These days, almost all of the embedded systems have microprocessors or micro-controllers in them as their brains. So microprocessor related subjects become very important and most engineering departments have those kinds of subjects in their curriculums with practice hours. However, in most universities in Korea, the number of students in a class is more than 40 and only one teaching assistant is assigned to the class. So it is very hard job to find out an appropriate method to evaluate the students` achievements in their practice hours fairly. In this study, the author introduces some suggestions for the evaluation of the students` achievements in microprocessor practice courses. In addition to it, the author also introduces some guidelines for contents of microprocessor related subjects.

재구성 가능한 타원 곡선 암호화 프로세서 설계

이지명,이찬호,권우석,Lee Jee-Myong,Lee Chanho,Kwon Woo-Suk 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.6

암호화 시스템은 다양한 표준으로 인해 하드웨어 구성에 많은 어려움이 있다. 본 논문에서는 다양한 암호화 규격을 수용할 수 있는 재구성 가능한 타원 곡선 암호화 프로세서 구조를 제안한다. 제안된 프로세서 구조는 32bit 크기의 입출력 포트와 내부 버스를 가지며 유한체 연산 장치(AU), 입력/출력 장치(IOU), 레지스터 파일 그리고 프로그램이 가능한 제어 장치(CU)로 이루어져 있다. 제어 장치의 ROM에 저장되어 있는 마이크로 코드에 의하여 프로세서에서 사용할 키의 길이와 원시 다항식이 결정된다 마이크로 코드는 사용자가 프로세서 내부 ROM에 프로그래밍을 통해 저장할 수 있다. 프로세서 내부의 각 장치는 32 bit 크기의 버스로 연결되어 있어 타원 곡선 암호 규격에 무관하게 동작이 가능하므로 32bit 규격의 입출력 포트만 가지고 있으면 새로운 장치로 교체가 가능한 모듈 구조를 갖고 있다. 따라서 소프트웨어적으로 새로운 마이크로 코드를 프로그래밍하고 하드웨어적으로는 필요한 연산 장치의 교체를 통하여 다양한 타원 곡선 암호 체계에 응용될 수 있다. 본 논문에서는 제안된 프로세서 구조를 이용하여 타원곡선 암호화 프로세서를 구현하였으며 그 결과를 기존의 암호화 프로세서와 비교하였다. Crypto-systems have difficulties in designing hardware due to the various standards. We propose a programmable and configurable architecture for cryptography coprocessors to accommodate various crypto-systems. The proposed architecture has a 32 bit I/O interface and internal bus width, and consists of a programmable finite field arithmetic unit, an input/output unit, a register file, and a control unit. The crypto-system is determined by the micro-codes in memory of the control unit, and is configured by programming the micro-codes. The coprocessor has a modular structure so that the arithmetic unit can be replaced if a substitute has an appropriate 32 bit I/O interface. It can be used in many crypto-systems by re-programming the micro-codes for corresponding crypto-system or by replacing operation units. We implement an elliptic curve crypto-processor using the proposed architecture and compare it with other crypto-processors

uC/OS-Ⅱ 실시간 커널의 가상화를 위한 하이퍼바이저 구현

신동하(Dongha Shin),김지연(Jiyeon Kim) 한국컴퓨터정보학회 2007 韓國컴퓨터情報學會論文誌 Vol.12 No.5

본 논문은 UC/OS-Ⅱ 실시간 커널이 관리하는 주 자원인 마이크로프로세서와 메모리를 가상화하여 하나의 마이크로프로세서 상에서 다수의 uC/OS-Ⅱ 실시간 커널을 수행시키는 하이퍼바이저를 구현하였다. 마이크로프로세서는 uC/OS-Ⅱ 실시간 커널이 처리하는 인터럽트들을 제어하는 알고리즘을 적용하여 가상화하고 메모리는 물리적 메모리를 파티션하는 방식을 사용하여 가상화한다. 개발된 하이퍼바이저 프로그램은 타이머 인터럽트와 소프트웨어 인터럽트를 가상화하는 인터럽트 제어 루틴들, 하이퍼바이저와 각 커널을 정상 수행 상태까지 유도하는 코드, 그리고 가상화된 두 커널 사이에 데이터 전달을 제공하는 API로 구성되어 있다. 기존의 uC/OS-Ⅱ 실시간 커널은 개발한 하이퍼바이저상에서 수행되기 위하여 소스 코드 레벨에서 수정이 필요하다. 구현된 하이퍼바이저는 Jupiter 32비트 EISC 마이크로프로세서 상에서 실시간 동작 시험 및 독립 수행 환경 시험을 거친 결과 가상화 커널이 정상적으로 수행되는 것을 확인하였다. 본 연구 결과는 다수의 내장형 마이크로프로세서가 요구되는 응용 분야에 활용될 경우 하드웨어 가격 절감효과를 얻을 수 있으며 내장형 시스템의 부피, 무게 및 전력 소비량을 줄이는 효과가 있음을 확인하였다. In this paper, we implement a hypervisor that runs multiple uC/OS-Ⅱ real-time kernels on one microprocessor. The hypervisor virtualizes microprocessor and memory that are main resources managed by uC/OS-Ⅱ kernel. Microprocessor is virtualized by controlling interrupts that uC/OS-Ⅱ real-time kernel handles and memory is virtualized by partitioning physical memory. The hypervisor consists of three components: interrupt control routines that virtualize timer interrupt and software interrupt, a startup code that initializes the hypervisor and uC/OS-Ⅱ kernels, and an API that provides communication between two kernels. The original uC/OS-Ⅱ kernel needs to be modified slightly in source-code level to run on the hypervisor. We performed a real-time test and an independent computation test on Jupiter 32-bit EISC microprocessor and showed that the virtualized kernels run without problem. The result of our research can reduce the hardware cost, the system space and weight, and system power consumption when the hypervisor is applied in embedded applications that require many embedded microprocessors.

온도 인지 마이크로프로세서에서 연산 이관을 위한 유닛 선택 기법

이병석(Byeong Seok Lee),김철홍(Cheol Hong Kim),이정아(Jeong-A Lee) 한국정보과학회 2010 정보과학회 컴퓨팅의 실제 논문지 Vol.16 No.2

마이크로프로세서의 온도 관리를 위해 사용되는 대표적인 기술인 동적 온도 관리 기법이 적용되면 임계온도 이상의 발열 발생시 온도를 제어하기 위해 성능이 저하되는 단점이 있다. 따라서 마이크로프로세서의 발열 온도를 낮추면 동적 온도 관리 기법을 통해 온도를 제어하는 시간이 줄어들면서 성능 저하를 최소화 시킬 수 있다. 본 논문에서는 유닛의 발열 제어를 위해 사용되는 연산 이관시 유닛을 선택하는 기준에 대한 다양한 기법들을 모의 실험을 통하여 비교 분석함으로써 유닛의 발열 현상으로 인한 마이크로프로세서의 성능 저하를 최소화시킬 수 있는 방안을 도출하고자 한다. 모의 실험 결과, 동적 연산 이관 기법에서 임계 온도와 유닛 온도 사이의 차이를 기준으로 동작할 유닛을 선택하는 기법이 발열에 가장 효과적으로 대응하여 성능이 우수하다는 것을 확인할 수 있다. Dynamic Thermal Management (DTM) degrades the processor performance for lowering temperature. For this reason, reducing the peak temperature on microprocessors can improve the performance by reducing the performance loss due to DTM. In this study, we analyze various unit selection techniques for computation migration. According to our simulation results, dynamic computation migration based on the thermal difference between the units shows best performance among compared models.

마이크로프로세서 수업에서 교차 등교 수업에 따른 회복탄력성 분석

김세민(Semin Kim),홍기천(Ki-Cheon Hong),유강수(Kangsoo You),애런 스노우버거(Aaron Snowberger),이충호(Choong Ho Lee) 한국정보통신학회 2021 한국정보통신학회 종합학술대회 논문집 Vol.25 No.1

본 연구에서는 COVID-19에 의하여 일시적으로 온라인 수업이 실시되어 교차 등교를 하게 된 집단이 마이크로프로세서 수업을 한 결과를 토대로 회복탄력성 차이를 분석하였다. 연구의 결과로는 온라인 수업에서는 회복탄력성 150미만이 12명, 150이상 180미만이 33명, 180이상이 10명으로 나타났다. 반면에 등교 수업에서는 회복탄력성 150미만이 8명, 150이상 180미만이 30명 180이상이 17명으로 나타났다. 따라서, 마이크로프로세서 수업과 같이 하드웨어와 소프트웨어를 동시에 수업하는 과목에서는 되도록 실험실습 환경을 구축할 수 있는 등교 수업으로 진행하여야 하며, COVID-19으로 인하여 부득이하게 온라인 수업으로 진행할 시에는 다른 이론 과목과 동일하게 이론 내용을 중점적으로 진행하여야 한다. In this study, the difference in resilience was analyzed based on the results of the microprocessor class for the group who temporarily conducted online learning due to COVID-19 and made a cross-school course. As a result of the study, the resilience value in online learning was found to be less than 150 in 12, 150 to less than 180 in 33, and 180 or more in 10. On the other hand, the resilience value in offline learning was found to be less than 150, 8 people, 150 or more, 180, 30, 180 or more, 17. Therefore, in subjects that teach hardware and software at the same time, such as a microprocessor, it is necessary to proceed with offline learning that can establish a laboratory learning environment, and when proceeding with online learning unavoidably due to COVID-19, the theory is the same as other theoretical subjects. Content should be focused on.