http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
신뢰성 있는 동작을 위한 수직 구조 플래시 메모리의 공정 및 전압 조건의 최적화 연구
조성재(Seongjae Cho),박일한(Il Han Park),이정훈(Jung Hoon Lee),윤장근(Jang-Gn Yun),김두현(Doo-Hyun Kim),이길성(Gil Sung Lee),김윤(Yun Kim),이동화(Dong Hua Li),신형철(Hyungcheol Shin),이종덕(Jong Duk Lee),박병국(Byung-Gook Park) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.7
Various efforts have been devoted to maximizing memory array densities nowadays. It cannot be overestimated that developments in both novel structures and process engineering should be accomplished to heighten the density. In this study, a novel structure in three-dimension is introduced Furthermore, we investigated the paired cell interference (PCI) which inevitably occurs in the read operation for this kind of 3-D memory devices Ways of establishing the read operation bias schemes for reliable operation are also examined.
조성재 ( Seongjae Cho ),송웨이 ( Wei Song ),조경은 ( Kyungeun Cho ),엄기현 ( Kyhyun Um ),심성대 ( Sungdae Sim ) 한국정보처리학회 2013 한국정보처리학회 학술대회논문집 Vol.20 No.1
무인 원격 로봇이 감지한 주변 장면에 대한 정보는 텍스처를 매핑한 3D 지형 모델을 통해 현실감 있게 재현할 수 있다. 무인 원격 로봇에는 2D 및 3D 데이터셋을 획득할 수 있는 이종의 센서가 탑재된다. 무인 원격 로봇은 지속적으로 이동하므로 고정된 텍스처를 매핑하는 3D 지형 모델과 달리, 서로 다른 위치와 다양한 시점에서 촬영된 카메라 영상 텍스처를 3D 지형 모델에 매핑하는 기법이 필요하다. 이러한 점증적 3D 지형 모델링을 위한 동적 텍스처 매핑 기법을 설명한다.
실리콘 나노 와이어 기반의 무접합 MOSFET의 최적 설계 및 기본적인 고주파 특성 분석
조성재(Seongjae Cho),김경록(Kyung Rok Kim),박병국(Byung-Gook Park),강인만(In Man Kang) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.10
기존의 n-type metal-oxide-semiconductor field effect transistor(NMOSFET)은 n?/p<SUP>(+)</SUP>/n? type의 이온 주입을 통하여 소스/채널/드레인 영역을 형성하게 된다. 30 ㎚ 이하의 채널 길이를 갖는 초미세 소자를 제작함에 있어서 설계한 유효 채널 길이를 정확하게 얻기 위해서는 주입된 이온들을 완전히 activation하여 전류 수준을 향상시키면서도 diffusion을 최소화하기 위해 낮은 thermal budget을 갖도록 공정을 설계해야 한다. 실제 공정에서의 process margin을 완화할 수 있도록 오히려 p-type 채널을 형성하지 않으면서도 기존의 NMOSFET의 동작을 온전히 구현할 수 있는 junctionless(JL) MOSFET이 연구중이다. 본 논문에서는 3차원 소자 시뮬레이션을 통하여 silicon nanowire(SNW) 구조에 접목시킨 JL MOSFET을 최적 설계하고 그러한 조건의 소자에 대하여 conductance, maximum oscillation frequency(fmax), current gain cut-off frequency(f<SUB>T</SUB>) 등의 기본적인 고주파 특성을 분석한다. 채널 길이는 30 ㎚이며 설계 변수는 채널 도핑 농도와 채널 SNW의 반지름이다. 최적 설계된 JL SNW NMOSFET에 대하여 동작 조건(V<SUB>GS</SUB> = V<SUB>DS</SUB> = 1.0 V)에서 각각 367.5 ㎓, 602.5 ㎓의 f<SUB>T</SUB>, f<SUB>max</SUB>를 얻을 수 있었다. The source/channel/drain regions are formed by ion implantation with different dopant types of n?/p<SUP>(+)</SUP>/n? in the fabrication of the conventional n-type metal-oxide-semiconductor field effect transistor(NMOSFET). In implementing the ultra-small devices with channel length of sub-30 ㎚, in order to achieve the designed effective channel length accurately, low thermal budget should be considered in the fabrication processes for minimizing the lateral diffusion of dopants although the implanted ions should be activated as completely as possible for higher on-current level. Junciontless (JL) MOSFETs fully capable of the the conventional NMOSFET operations without p-type channel for enlarging the process margin are under researches. In this paper, the optimum design of the JL MOSFET based on silicon nanowire (SNW) structure is carried out by 3-D device simulation and the basic radio frequency (RF) characteristics such as conductance, maximum oscillation frequency(f<SUB>max</SUB>), current gain cut-off frequency(f<SUB>T</SUB>) for the optimized device. The channel length was 30 ㎚ and the design variables were the channel doping concentration and SNW radius. For the optimally designed JL SNW NMOSFET, fT and fmax high as 367.5 ㎓ and 602.5 ㎓ could be obtained, respectively, at the operating bias condition (V<SUB>GS</SUB> = V<SUB>DS</SUB> = 1.0 V).
SOI 기판 상에 구현된 플래시 메모리의 구현 조건에 대한 프로그램 동작 효율의 의존성
조성재(Seongjae Cho),박일한(Il Han Park),이정훈(Jung Hoon Lee),윤장근(Jang-Gn Yun),김두현(Doo-Hyun Kim),이길성(Gil Sung Lee),이동화(Dong Hua Li),심원보(Won Bo Sim),신형철(Hyungcheol Shin),이종덕(Jong Duk Lee),박병국(Byung-Gook Park) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
It is relatively hard to observe the program/erase operation efficiency in the flash memory device fabricated on the silicon-on-insulator (SOI), since sal MOSFET devices have the floating bodies. This property is quite different from that of bulk devices where the operation efficiency has relatively stronger dependence on the back substrate bias. In this work, the dependency of operation efficiency of sal memory device on implementation factors such as SOI thickness and channel concentration is investigated with the aid of the numerical device simulation.