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VLSI 레이아웃 병렬배선을 위한 하드웨어 가속기 아키텍쳐 설계
정용기(Y.K.Jung),이기희(K.H.Lee),김영우(Y.O.Kim),이상운(S.Y.Lee),이윤재(Y.J.Lee),임인칠(I.C.Lim) 한국정보과학회 1991 한국정보과학회 학술발표논문집 Vol.18 No.1
본 논문에서는 VLSI 레이아웃설계에서 고전적 배선 알고리즘 내재하고 있는 병렬성을 효율적으로 이용하기 위한 하드웨어 배선 가속기의 아키택쳐를 설계한다. 이 배선기는 SIMD(Single instruction Stream Multple Data stream)형으로 N*N 1비트 PE(processing element) 어레이로 구성되며, 배선영역의 2차원 그리드 셀상에 매핑되어 병렬처리 배선을 행한다. 그리고 배선결과의 질과 그리드 셀의 병렬처리에서 PE가 통신겹침을 억제하고 배선 실행속도를 향상을 시킬 수 있는 병렬 배선 알고리즘을 제시한다. 배선 가속기 아키텍쳐는 C++ 언어로 모델링하고, 병렬처리를 위한 배선 알고리즘을 배선예에 적용한 실험결과를 보인다.