웹 캐시를 위한 다중 크기 블록에 기반한 디스크 관리 기법

황인석(Inseok Hwang),이진원(Jinwon Lee),조동호(Dong-Ho Cho),송준화(Junehwa Song) 한국정보과학회 2002 정보과학회지 Vol.20 No.9

자유부피이론을 이용한 불포화 폴리에스터 수지의 화학유변학 모델식의 수립

황진구 노충근,황인석,이승종 ( Jean Goo Hwang,Choong Geun Row,Inseok Hwang,Seung Jong Lee ) 한국화학공학회 1992 Korean Chemical Engineering Research(HWAHAK KONGHA Vol.30 No.6

A new chemorheological model was established to describe the viscosity change of thermosetting polymers during curing reactions using the free volume theory. Model predictions of the viscosity changes in both isothermal and nonisothermal curing reactions of styrene-unsaturated polyester resin agreed well with experimental results. The predicted values of temperature and curing time at the minimum viscosity and at the gelation point during nonisothermal curing reactions with constant heating rates also agreed well with experimental results.

주파수 배가 방법을 이용한 고속 전압 제어 링 발진기

이석훈(Seokhun Lee),황인석(Inseok Hwang) 大韓電子工學會 2010 電子工學會論文誌-SC (System and control) Vol.47 No.2

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 90°의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 90°의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72㎓에서 8㎓의 출력 주파수를 가지며 4㎓에서 4.7mW의 소비 전력과 1㎒ 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다. This paper proposed a high-speed voltage-controlled ring-oscillator(VCRO) using a frequency doubling technique. The design of the proposed oscillator has been based on TSMC 0.18um 1.8V CMOS technology. The frequency doubling technique is achieved by AND-OR operations with 4 signals which have 90° phase difference one another in one cycle. The proposed technique has been implemented using a 4-stage differential oscillator composed of differential latched inverters and NAND gates for AND and OR operations. The differential ring-oscillator can generate 4 output signals, which are 90° out-of-phase one another, with low phase noise. The AND-OR operations needed in the proposed technique are implemented using NAND gates, which is more area-efficient and provides faster switching speed than using NOR gates. Simulation results show that the proposed VCRO operates in the frequency range of 3.72 ㎓ to 8 ㎓ with power consumption of 4.7mW at 4㎓ and phase noise of ∼-86.79dBc/Hz at 1㎒ offset. Therefore, the proposed oscillator demonstrates superior performance compared with previous high-speed voltage-controlled ring-oscillators and can be used to build high-performance frequency synthesizers and phase-locked loops for radio-frequency applications.

Cyclic DAC를 이용한 디지털 전압 제어 발진기

윤길중(Giljung Yun),황인석(Inseok Hwang) 대한전자공학회 2010 대한전자공학회 학술대회 Vol.2010 No.6

This paper proposed a high-speed, low-power, low-noise digitally controlled oscillator(DCO) using dual cyclic DACs. The proposed DCO consists of two cyclic DACs and voltage controlled oscillator(VCO). This configuration results in good phase noise characteristic because of relatively small quantization noises. In addition, the proposed structure provides a wide oscillation frequency range as well as requires a small chip area. There, the proposed DCO can be used for various digital systems including mobile communication systems.

즉각적 VR 경험을 위한 BoD (Back-of-Device) 인터랙션 시스템

조성재(Sungjae Cho),이정은(Jungeun Lee),황인석(Inseok Hwang) 한국HCI학회 2023 한국HCI학회 학술대회 Vol.2023 No.2

기존 모바일 HMD 에서의 인터랙션은 컨트롤러를 활용하는 일반 HMD에 비해 한정된 입력 방식, 입력 시간의 지연 등의 단점을 갖고 있다. 우리는 이러한 한계를 보완하기 위해 Back-of-Device (BoD) 인터랙션을 활용하는 것을 제안한다. 구체적으로, 이 논문은 모바일 HMD에서 BoD 인터랙션을 가능하게 하는 TouchVR 시스템과 이의 전반적인 구조를 제안한다. 또한 Unity 어플리케이션에서 개발자가 손쉽게 활용할 수 있는 안드로이드 플러그인을 보인다. 이 과정에서 인터랙션을 인식하기 위해 참여자를 대상으로 센서 데이터를 수집, SVM 분류기를 학습시키고, 분류기의 성능을 검증한다. 더불어 360도 예시 어플리케이션을 개발하고 미래 적용 예를 제시하여 우리 시스템의 활용성을 보인다. 결론적으로, 우리의 시스템이 모바일 HMD 가 즉각적 VR 경험에서 풍부한 인터랙션을 지원하는 발판이 될 것으로 기대한다.

저 전력, 저 잡음, 고속 CMOS LVDS I/O 회로에 대한 비교 분석 및 성능 평가

변영용(Youngyong Byun),김태웅(Taewoong Kim),김삼동(Samdong Kim),황인석(Inseok Hwang) 대한전자공학회 2008 電子工學會論文誌-SC (System and control) Vol.45 No.2

차동 전송 기술과 저 전압 스윙을 기반으로 하는 LVDS(Low Voltage Differential Signaling)는 저 전력으로 고속 데이터 전송을 필요로 하는 분야에 넓게 사용되어 왔다. 본 논문은 1.3 Gb/s 이상에서 동작하는 새로운 I/O 인터페이스 회로 기술을 소개한다. 기존의 LVDS 수신단에서 사용하는 차동 pre-amp 대신에 sense amplifier를 pre-amp로 사용하는 수신단을 제안하였으며 이러한 수신단은 LVDS 송신단 출력 전압을 상당히 줄이고 1.3 Gb/s 이상의 전송 속도를 제공할 수 있다. 또한 전력소비와 노이즈 특성을 더욱 향상시키기 위하여 종단 저항을 사용하는 대신 인덕턴스로 임피던스 매칭을 하는 방법을 소개하였다. LVDS 수신단의 pre-amp로 사용하는 differential amp와 sense amp의 입력 인덕턴스로 임피던스 매칭을 하기 위해 unfolded 임피던스 매칭의 새로운 방법을 제안하였다. 제안한 LVDS I/O 회로들의 성능 분석 및 평가를 위하여 0.35㎛ TSMCCMOS 테크놀로지를 기본으로 HSPICE를 이용하여 시뮬레이션 하였으며, 약 12 %의 전력 이득과 약 18 %의 전송 속도 향상을 나타내었다. Due to the differential and low voltage swing, Low Voltage Differential Signaling(LVDS) has been widely used for high speed data transmission with low power consumption. This paper proposes new LVDS I/O interface circuits for more than 1.3 Gb/s operation. The LVDS receiver proposed in this paper utilizes a sense amp for the pre-amp instead of a conventional differential pre-amp. The proposed LVDS allows more than 1.3 Gb/s transmission speed with significantly reduced driver output voltage. Also, in order to further improve the power consumption and noise performance, this paper introduces an inductance impedance matching technique which can eliminate the termination resistor. A new form of unfolded impedance matching method has been developed to accomplish the impedance matching for LVDS receivers with a sense amplifier as well as with a differential amplifier. The proposed LVDS I/O circuits have been extensively simulated using HSPICE based on 0.35㎛ TSMC CMOS technology. The simulation results show improved power gain and transmission rate by ∼ 12 % and ∼ 18 %, respectively.

WLAN을 위한 고속 링 발진기를 이용한 5.8 ㎓ PLL

김경모(Kyungmo Kim),최재형(Jaehyung Choi),김삼동(Samdong Kim),황인석(Inseok Hwang) 대한전자공학회 2008 電子工學會論文誌-SC (System and control) Vol.45 No.2

본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 ㎓ PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 0 ~ 1.8 V의 컨트롤 전압에 걸쳐 5.13 ~ 7.04 ㎓의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다. 동작 주파수는 5.8 ㎓이며, Locking Time은 2.5 us, 5.8 ㎓에서의 소비 전력은 59.9mW로 측정되었다. This paper presents a 5.8 ㎓ PLL using high-speed ring oscillator for WLAN. The proposed ring oscillator has been designed using the negative skewed delay scheme and for differential mode operation. Therefore, the oscillator is insensitive to power-supply-injected noise, and it has the merit of low 1/f noise because tail current sources are not used. The output frequency ranges from 5.13 to 7.04 ㎓ with the control voltage varing from 0 to 1.8 V. The proposed PLL circuits have been designed, simulated, and proved using 0.18 um 1.8 V TSMC CMOS library. At the operation frequency of 5.8 ㎓, the locking time is 2.5 us and the simulated power consumption is 59.9 mW.

5-GHz 대역의 RF CMOS 주파수 분배기

황인석,김삼동,김경만 동국대학교 산업기술연구원 2008 산업기술논문집 Vol.18 No.1

본 논문에서는 ~ 5GHz 주파수 합성기에 사용되는 저 전력 주파수 분배기를 제안하였다. 주파수 분배기는 전처리 주파수 분배기, 프리스케일러, 프로그램 카운터 및 이중 모듈러스 제어회로로 구성되어있다. 전처리 주파수 분배기는 기본적으로 cross-coupled 부 저항 발진기의 형태이며 높은 Q-factor를 얻기 위해 MEMS 인덕터를 사용했다. 모듈러스 제어회로는 전력 소모를 줄이기 위해 카운터 컨트롤 회로 대신에 피드백 pMOS 회로를 사용하였다. 제안된 주파수 분배기는 RF nMOS와 logic CMOS를 사용하는 0.18 ㎛, 1.8 V technology를 이용하여 설계되고 시뮬레이션 되었다. 광범위한 시뮬레이션을 통해 주파수 분배기가 channel selection bits에 따라 VCO 신호의 주파수를 480-486의 비로 분주함을 확인할 수 있었다. 전체 분주비가 480이고 4.8 GHz의 전압제어 발진기 출력 신호가 주어질 때에 전처리 주파수 분배기, 프리스케일러, 프로그램 카운터의 출력 신호는 각각 2.4 GHz, 120 MHz, 10 MHz이다. This paper presents the development and design of a low power frequency divider that can be used for ~5 GHz frequency synthesizers. The frequency divider consists of a pre-frequency divider, a prescaler a program counter, and a dual modulus-control unit. The pre-frequency divider is basically a cross-coupled, negative-resistance oscillator and utilizes MEMS-based inductors to obtain a high Q-factor. The modulus-control unit employs a feedback pMOS circuit instead of a counter control scheme to achieve low power consumption. The whole frequency divider has been designed and simulated using 0.18 ㎛, 1.8 V CMOS technology, that is, RF nMOS and logic CMOS. Through extensive simulations, we have validated that the frequency divider performs properly by dividing the frequency of the VCO signal by 480-486 depending on the channel selection bits. Given a 4.8 GHz VCO output signal and the overall dividing ratio of 480, the output signals of the pre-frequency divider, pre-sealer, and program counter are 2.4 GHz, 120 MHz, and lOMHz, respectively.