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단일 에지 이진위상검출기를 사용한 저 지터 클록 데이터 복원 회로 설계
안택준,공인석,임상순,강진구,An, Taek-Joon,Kong, In-Seok,Im, Sang-Soon,Kang, Jin-Ku 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.4
본 논문은 CDR회로의 지터 감소를 위해 변형된 이진 위상검출기(뱅뱅위상 검출기- BBPD) 회로를 제안하였다. 제안된 PD는 하나의 에지를 사용함으로써 전압리플을 줄여, 제안한 PD를 적용하여 설계한 CDR회로는 감소된 지터 특성을 보였다. CMOS 0.13um 공정을 사용하여 설계하였고 제안한 위상검출기를 포함하는 클럭데이터 복원회로는 모의실험결과 16.9mW 전력소비에 peak-peak 지터는 10.96ps, rms 지터는 0.89ps을 보였다. This paper describes a modified binary phase detector (Bang-Bang phase detector - BBPD) for jitter reduction in clock and data recovery (CDR) circuits. The proposed PD reduces ripples in the VCO control voltage resulting in reduced jitter for CDR circuits. A 2.5 Gbps CDR circuit with a proposed BBPD has been designed and verified using Dongbu $0.13{\mu}m$ CMOS technology. Simulation shows the CDR with proposed PD recovers data with peak-to-peak jitter of 10.96ps, rms jitter of 0.86ps, and consumes 16.9mW.
A 1.62/2.7/5.4 Gbps Clock and Data Recovery Circuit for DisplayPort 1.2 with a single VCO
서진철,문용환,서준협,장재영,안택준,강진구 대한전자공학회 2013 Journal of semiconductor technology and science Vol.13 No.3
In this paper, a clock and data recovery(CDR) circuit that supports triple data rates of 1.62,2.7, and 5.4 Gbps for DisplayPort 1.2 standard isdescribed. The proposed CDR circuit covers threedifferent operating frequencies with a single VCOswitching the operating frequency by the 3-bit digitalcode. The prototype chip has been designed andverified using a 65 nm CMOS technology. Therecovered-clock jitter with the data rates of1.62/2.7/5.4 Gbps at 231-1 PRBS is measured to7/5.6/4.7 psrms, respectively, while consuming 11 mWfrom a 1.2 V supply.