블록 암호 HIGHT를 위한 암·복호화기 코어 설계

손승일,Sonh, Seung-Il 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.4

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다. A symmetric block cryptosystem uses an identical cryptographic key at encryption and decryption processes. HIGHT cipher algorithm is 64-bit block cryptographic technology for mobile device that was authorized as international standard by ISO/IEC on 2010. In this paper, block cipher HIGHT algorithm is designed using Verilog-HDL. Four modes of operation for block cipher such as ECB, CBC, OFB and CTR are supported. When continuous message blocks of fixed size are encrypted or decrypted, the desigend HIGHT core can process a 64-bit message block in every 34-clock cycle. The cryptographic processor designed in this paper operates at 144MHz on vertex chip of Xilinx, Inc. and the maximum throughput is 271Mbps. The designed cryptographic processor is applicable to security module of the areas such as PDA, smart card, internet banking and satellite broadcasting.

LF 안테나 구동기의 디지털 블록 설계

손승일,Sonh, Seung-Il 한국정보통신학회 2011 한국정보통신학회논문지 Vol.15 No.9

PE(Passive Entry)는 자동차 운전자가 스마트 키를 직접 사용하지 않고 차량의 문을 열거나 닫는 자동차 기술이다. PG(Passive Go)는 운전자가 스마트 키를 갖고 차량 내에 있을 때 시동을 걸거나 끄는 기술이다. 이러한 2가지 기능을 합쳐서 PEG라 부른다. PEG의 핵심 기술 중의 하나인 LF(Low Frequency) 안테나 구동기는 명령을 처리하는 디지털 블록과 sine 파를 발생시키는 아날로그 블록으로 구성되어 있다. LF 안테나 구동기의 디지털 블록은 MCU(혹은 ECU)로부터 명령을 받아서 요청된 명령을 수행하며, 내부의 FIFO 블록에 안테나 구동 관련 명령 및 데이터를 저장한다. FIFO에서 명령을 읽어내 이에 대응하는 조치를 취하며 변조된 LF 데이터를 아날로그 블록에 전달하면 아날로그 블록은 sine 파를 생성하여 안테나를 통해 외부로 전달한다. 설계된 LF 안테나 구동기용 디지털 블록은 기존의 제품과 비교하여 더 빠른 속도로 LF 데이터 전송을 수행할 수 있다. 이의 응용 분야는 자동차용 PEG 및 건물의 출입문 개폐에 활용이 가능하다. PE(Passive Entry) is an automotive technology which allows a driver to lock and unlock door of vehicle without using smart key buttons personally. PG(Pssive Go) is an automotive technology which offers the ability to start and stop the engine when there is a driver in vehicle with smart key. When these two functions are unified, we call it PEG(Passive Entry/Go). LF(Low Frequency) antenna driver which is one of core technologies in PEG is composed of a digital part which processes commands and an analog part which generates sine waveform. The digital part of antenna driver receives commands from MCU(or ECU), and processes requested commands by MCU, and stores antenna-related driver commands and data on an internal FIFO block. The digital part takes corresponding actions for commands read from FIFO and then transfers modulated LF data to analog part. The analog part generates sine waveform and transmits outside through antenna. The designed digital part for LF antenna driver can acomplish faster LF data transmission than that of conventional product. LF antenna driver can be applicable to the areas such as PEG for automotive and gate opening and closing of building.

10Gbps 이더넷 응용을 위한 MAC 코어의 설계 및 검증

손승일,Sonh Seung-Il 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.5

최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받게 되었다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어를 이용하여 성능평가를 실시하여 내부 FIFO의 크기를 도출하였다. 본 논문에서는 VHDL 언어와 Xilinx ISE 6.2i 툴을 이용하여 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층(Reconciliation Sublayer), 초기설정 블록, 상태전송 블록, XGMII 인터페이스 블록으로 구성되는 10Gbps 이더넷용 MAC(Media Access Control)코어를 설계하여 Model_SIM 5.7G 시뮬레이터를 이용하여 검증하였다. 10Gbps 이더넷의 권고안에서는 10Gbps를 지원하기 위해 64비트 데이터 패스를 갖는 MAC 코어는 156.25MHz를 지원해야 하는데, 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 최대 10.78Gbps의 데이터 처리를 지원한다. 이는 100bps 이상의 고속의 데이터 처리가 요구되는 응용분야에 적합하다. Ethernet has been given a greater attention recently due to tendency of unifying most of transmission technique(not only LAN, but MAN and WAN) to ethernet. Performance evaluation was performed using C language for 10Gbps ethernet Data Link to design the optimum hardware, then internal FIFO size was evaluated. In this paper, MAC core for 10Gbps ethernet which contains high layer interface, transmit engine, flow control block, receive engine, reconciliation sublayer, configuration block, statistics block, and XGMII interface block was designed using VHDL language and Xilinx 6.2i tool and verified using Model_SIM 5.7G simulator. According to the specification of 10Gbps ethernet, MAC core with 64-bit data path should support 156.25MHz in order to support 10Gbps. The designed MAC core that process 64-bit data, operates at 168.549MHz and hence supports the maximum 10.78Gbps data processing. The designed MAC core is applicable to an area that needs a high-speed data processing of 10Gbps or more.

면적 효율적인 독창적 ATM 스케줄러의 설계

손승일,Sonh Seung-Il 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.4

최근 입력 큐 방식의 ATM 스위치에 관한 연구는 가장 활발한 연구 분야 중의 하나이다. 입력 큐 방식의 스케줄러에 관한 연구에서도 많은 발전이 이루어져 왔으며, 상업적으로 응용되고 있다. 스케줄링 알고리즘은 쓰루풋을 향상시키고, QoS를 만족하면서, 공평하게 서비스를 제공하는 특성을 가져야 한다. 본 논문에서는 입력 큐 방식의 ATM 스위치 패브릭을 효과적이고, 빠르게 중재 할 수 있는 스케줄링 알고리즘의 구현에 관해 연구하였다. 제안한 스케줄러는 랜덤 트래픽에서 100%에 수렴하는 스케줄링 성능을 제공하고 있다. 제안한 알고리즘은 4회의 반복 매칭을 통해서 N 포트 VOQ 스위치의 중재를 완료할 수 있다. 또한 제안한 알고리즘은 가장 널리 사용되는 iSLIP 알고리즘과 비교하였을 경우 1/2의 면적만을 사용하고 구현이 용이한 장점을 가지고 있다. 4회의 반복 매칭을 수행할 경우에는 iSLIP 알고리즘보다 더 우수한 성능을 보여주었다. 제안한 스케줄링 알고리즘은 FPGA로 구현되었으며, 보드 레벨에서 검증되었다. Currently the research on input-queued ATM switches is one of the most active research fields. Many achievements have been made in the research on scheduling algorithms for input-queued ATM switches and also applied in commerce. The scheduling algorithms have the characteristics of improving throughput, satisfying QoS requirements and providing service fairly. In this paper, we studied on an implementation of scheduler which arbirates the input-queued ATM switches efficiently and swiftly. The proposed scheduler approximately provides 100% throughput for scheduling. The proposed algorithm completes the arbitration for N-port VOQ switch with 4-iterative matching. Also the proposed algorithm has a merit for implementing the scheduling algorithm with 1/2 area compared to that of iSLIP scheduling algorithm which is widely used. The performance of the proposed scheduling algorithm is superior to that of iSLIP in 4-iterative matching. The proposed scheduling algorithm was implemented in FPGA and verified on board-level.

H.264/AVC용 병렬 디블록킹 필터의 아키텍처에 관한 연구

손승일,김원삼,Sonh, Seung-Il,Kim, Won-Sam 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.4

H.264/AVC는 블록킹 현상을 제거하기 위해 디블록킹 필터를 채용한 영상 이미지의 압축을 위한 새로운 국제 표준이다. 본 논문에서는 H.264/AVC에 존재하는 디블록킹 필터의 효율적인 아키텍처를 제안한다. 이웃한 $4{\times}4$ 블록사이의 데이터 종속성을 이용하여 메모리의 사용량을 줄이고, 디블록킹 필터 처리의 쓰루풋을 향상시켰다. 수평 필터링과 수직 필터링을 병렬로 수행함으로써 기존의 디블록킹 필터와 비교할 때 1.75에서 4.23배까지 성능을 향상시켰다. 따라서 본 논문에서 제안한 아키텍처는 고해상도 비디오 응용의 실시간 디블록킹을 수행할 수 있을 것으로 예견된다. H.264/AVC is a new international standard for the compression of video images, in which a deblocking filter has been adopted to remove blocking artifacts. This paper proposes an efficient architecture of deblocking filter in H.264/AVC. By making good use of data dependence between neighboring $4{\times}4$ blocks, the memory size is reduced and the throughput of the deblocking filter processing is increased. Compared to the conventional deblocking filters, the proposed architecture enhances the performance of deblocking filter processing from 1.75 to 4.23 times. Hence the proposed architecture is able to perform real-time deblocking of high-resolution($2048{\times}1024$) video applications.

H.264/AVC 인코더용 파이프라인 방식의 변환 코딩 및 양자화 코어 연구

손승일,Sonh, Seung-Il 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.1

H.264/AVC can use three transforms depending on types of residual data which are to be coded. H.264/AVC always executes $4{\times}4$ DCT transform. In $16{\times}16$ intra mode only, $4{\times}4$ Hadamard transform for luma DC coefficients and $2{\times}2$ Hadamard transform for chroma DC coefficients are performed additionally. Quantization is carried out to achieve further data compression after transform coding is completed. In this paper, the hardware implementation for DCT transform, Hadamard transform and quantization is studied. Especially, the proposed architecture adopting the pipeline technique can output a quantized result per clock cycle after 33-clock cycle latency. The proposed architecture is coded in Verilog-HDL and synthesized using Xilinx 7.1i ISE tool. The operating frequency is 106MHz at SPARTAN3S-1000. The designed IP can process maximum 33-frame at $1920{\times}1080$ HD resolution. H.264/AVC는 부호화되는 잉여 데이터의 유형에 따라 3개의 변환을 사용할 수 있다. $4{\times}4$ DCT 변환은 항상 수행되며, $16{\times}16$ 인트라 모드인 경우에는 추가적으로 휘도 DC 계수에는 $4{\times}4$ 하다마드 변환을 수행하고, 색체 DC 계수에는 $2{\times}2$ 하다마드 변환을 수행한다. 변환 코딩을 완료한 이후에 한층 더한 데이터 압축을 위해 양자화가 수행된다. 본 논문에서는 H.264/AVC에 중요한 역할을 하는 DCT 변환, 하다마드 변환 및 양자화에 대한 하드웨어적인 구현에 대해 연구하였다. 특히 파이프라인 기법을 적용하여 33클럭의 대기지연시간 이후에는 매 클럭 당 1개의 양자화된 결과를 출력할 수 있는 아키텍쳐를 제안하였다. 제안한 아키텍쳐는 Verilog HDL로 코딩되고, Xilinx 7.1i ISE툴을 사용하여 합성하고 검증하였다. 합성 결과 SPARTAN3S-1000 디바이스에서 동작 주파수는 106MHz이다. $1920{\times}1080$ HD 영상 프레임의 경우 최대 33프레임을 처리할 수 있다.

CMOS 카메라 이미지 센서용 ISP 구현

손승일,이동훈,Sonh, Seung-Il,Lee, Dong-Hoon 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.3

CMOS 이미지 센서로부터 수신한 베이어 입력 스트림을 디스플레이 장치로 보기위해서는 영상 신호처리를 수행해야 한다. 즉, 이러한 영상 신호처리를 수행한 부분을 ISP(Image Signal Processor)라 한다. ISP 처리를 통해서 실제 원본 이미지를 볼 수 있다. ISP는 감마교정, 인터폴레이션, 공간적 변환, 이미지 효과, 이미지 스케일, AWB, AE, AF 등과 같은 기능을 수행한다. 본 논문에서는 CMOS 카메라 이미지 센서용 ISP를 모델링하여 최적화 알고리즘을 소프트웨어 검증을 통해 도출하였으며, VHDL 언어를 이용하여 설계하고 ModelSim6.0a 시뮬레이터를 이용하여 검증하였다. 또한 보드 레벨의 검증을 위해 PCI 인터페이스를 이용하여 설계한 ISP 모듈을 자일링스 XCV-1000e에 다운로드하여 결과를 확인하였다. In order to display Bayer input stream received from CMOS image sensor to the display device, image signal processing must be performed. That is, the hardware performing the image signal processing for Bayer data is called ISP(Image Signal Processor). We can see real image through ISP processing. ISP executes functionalities for gamma correction, interpolation, color space conversion, image effect, image scale, AWB, AE and AF. In this paper, we obtained the optimum algorithm through software verification of ISP module for CMOS camera image sensor and described using VHDL and verified in ModelSim6.0a simulator. Also we downloaded into Xilinx XCV-1000e for the designed ISP module and completed the board level verification using PCI interface.

10Gbps 이더넷용 MAC 코어에 대한 연구

손승일,Sonh Seung-Il 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.3

최근 대부분의 전송기술이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받고 있다. 본 연구에서는 최적의 MAC 코어 설계에 대해 연구하였는데, 이는 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층, 초기설정 블록, 상태전송 블록, XCMII 인터페이스 블록으로 구성된다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어로 성능평가를 실시하여 내부 GIFO와 파라미터 초기값을 도출하였다 내부 FIFO는 $95\%$의 트래픽이 발생시 512 크기로 사용 가능하고, $97\%$의 트래픽이 발생시에는 1024 크기가 적합하였다. 성능결과를 토대로, VHDL 언어로 설계하여 검증하였다. 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 전송효율이 최대 10.78Gbps까지 지원하므로, 10Gbps 이더넷의 스위칭 장비의 인터페이스 모듈로 응용이 가능하다. Ethernet has been given a greater attention recently due to tendency of unifying most of transmission technique to ethernet. This paper studied the design of MAC which contains high layer interface, transmit engine, flow control block, receive engine, reconciliation sublayer, configuration block, statistics block, and XGMll interface block. Performance evaluation was performed using C language for 10cbps ethernet Data Link to design the optimum hardware, then internal FIFO and initial parameters were evaluated. When offered load is $95\%$, the size of the internal FIFO is required 512-word. When offered load is $97\%$, the size of the internal FIFO is required 1024-word. Based on the result of performance evaluation, MAC was designed in VHDL Language and verified using simulator. MAC core that processes 64-bit data, operates at 168.549MHz and hence supports the maximum 10.78Gbps. The designed MAC core is applicable to an area that needs a high-speed data processing of 10Gbps or more.

MD5 및 HAS-160 해쉬 알고리즘을 통합한 면적 효율적인 설계에 관한 연구

손승일,Sonh, Seung-Il 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.5

본 논문에서는 MD5 및 HAS-160 해쉬 알고리즘을 통합한 하드웨어 설계에 대해 다룬다. MD5와 HAS-160 해쉬 알고리즘은 임의의 길이를 갖는 메시지를 512비트의 메시지 블록 단위로 처리하여 고정된 길이의 해쉬 코드를 출력한다. MD5의 해쉬 코드는 128비트이며, HAS-160 해쉬 코드는 160비트이다. 설계된 통합 해쉬 코어는 HAS-160코어와 비교하여 32%의 슬라이스를 추가적으로 사용하지만, 고정된 메시지 버퍼 공간만을 사용한다. 단계당 1클럭에 수행되는 통합 해쉬 코어는 92MHz에서 동작하며, MD5 모드에서는 724Mbps로 HAS-160 모드에서는 581Mbps의 속도로 메시지를 다이제스트(Digest)하는 성능을 갖는다. 본 논문의 통합 해쉬 코어는 전자상거래, 데이터 무결성, 디지털 서명 등의 분야에서 응용이 가능할 것으로 사료된다. This paper deals with hardware design which unifies MD5 and HAS-160 hash algorithms. Two algorithms get a message with arbitrary length and process message blocks divided into 512 bits each time and output a hash code with a fixed length. MD5 ouputs a hash code of 128 bits and HAS-160 a hash code of 160 bits. The unified hash core designed has 32% of slices overhead compared to HAS-160 core. However, there is only a fixed message buffer space used. The unified hash core which run a step in one clock cycle operates at 92MHz and has performance which digests a message in the speed of 724Mbps at MD5 and 581Mbps at HAS-160 hash mode. The unified hash core which is designed can be applicable to the areas such as E-commerce, data integrity and digital signature.

B-ISDN용 ATM AAL 계층의 IP 설계

손승일(Seung Il Sonh),김형준(Hyung Jun Kim) 대한전자공학회 2001 대한전자공학회 학술대회 Vol.2001 No.6