Studies on Molecular Structure Changes in Polyethylene/Polypropylene Sheath-Core Monofilament

서영호,임영민,오태환,한성수,남영식,남승민,함진수,Seo, Young Ho,Lim, Young Min,Oh, Tae Hwan,Han, Sung Soo,Nam, Young Sik,Nam, Seung Min,Ham, Jin Soo The Korean Fiber Society 2014 한국섬유공학회지 Vol.51 No.2

In this study, changes in the molecular structure of a sheath-core polyethylene (PE)/polypropylene (PP) bicomponent monofilament were investigated using different fractions of sheath or core components. The melt complex viscosity of sheath PE showed a greater shear thinning behavior than core PP. For both as-spun and drawn filaments, the crystal structure of sheath PE developed better than that of core PP. In the as-spun monofilament, the core PP crystal structure did not develop well, while sheath PE showed a more developed crystal structure. Further, sonic velocity indicating the molecular orientation increased upon drawing but was rarely dependent on the sheath PE fraction for both as-spun and drawn monofilaments.

HEVC기반의 디지털 워터마킹을 위한 인트라 예측의 분석

서영호,김보라,김동욱,Seo, Young-Ho,Kim, Bora,Kim, Dong-Wook 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.5

최근 디지털 방송기술의 비약적인 발전과 함께 초 고해상도 및 초 고화질 영상서비스에 관심이 높아지고 영상 서비스에 관한 수요가 늘어나고 있다. 따라서 기존의 Full HD 보다 4배 혹은 16배의 해상도가 크게 개선된 UHD나 Full HD를 지원하는 모바일 기기 등 영상기기의 보급이 이루어지고 있다. 이러한 큰 해상도의 콘텐츠가 보급이 됨에 따라 그에 해당하는 고효율의 비디오 압축 방법이 제시되고 있다. 따라서 새로운 압축방법에 적용할 수 있는 소유권/지적재산권 보호를 위한 워터마킹 기술 또한 필요하다. 본 논문에서는 새로운 압축 방법인 HEVC 기반의 재인코딩 과정시 인트라 프레임의 예측모드들을 분석하여 경향성을 분석해 HEVC 기반의 워터마킹 가능성 검토에 목적을 둔다. 인트라 프레임에서의 예측모드의 변화를 분석하고 나타나는 경향성의 분석을 통해 변화하지 않는 블록을 찾는 알고리즘을 제안한다. Recently, with rapid development of digital broadcasting technology, high-definition video service increased interest and demand. supplied mobile and image device support that improve 4~16 time existing Full HD. Such as high-definition contents supply, proposed compression for high-efficiency video codec (HEVC). Therefore, watermarking technology is necessary applying HEVC for protecting ownership and intellectual property. In this paper, analysis of prediction mode in intra frame and study feasibility of watermarking in re-encoding based HEVC. Proposed detect un-changed blocks in intra frame, using the result of analysis prediction mode.

디지털 홀로그램의 효율적인 분해를 위한 웨이블릿 함수 기반 프레넬릿 변환의 설계

서영호,김진겸,김동욱,Seo, Young-Ho,Kim, Jin-Kyum,Kim, Dong-Wook 한국정보통신학회 2019 한국정보통신학회논문지 Vol.23 No.3

본 논문에서는 디지털 홀로그램을 효율적으로 분해하기 위해서 다양한 웨이블릿 함수들을 이용한 프레넬릿 변환 방식을 제안하였다. 제안한 웨이블릿 함수 기반의 프레넬릿 변환들을 구현한 후에 디지털 홀로그램에 적용하고 계수들의 에너지에 대한 특성을 분석한다. 구현한 웨이블릿 함수 기반의 프레넬릿 변환은 광학적으로 획득되거나 혹은 컴퓨터 생성 홀로그램 기법으로 생성된 홀로그램의 복원과 처리에 매우 적합하다. 스플라인 함수의 특성을 분석한 이후에 이를 기반으로 하는 웨이블릿 다해상도 해석 방법에 대해서 살펴본다. 이러한 과정을 통해 광학적 간섭 현상을 통해 생성된 프린지 패턴을 효과적으로 분해할 수 있는 변환 도구를 제안하였다. 다양한 분해 특성을 갖는 웨이블릿 함수기반의 프레넬릿 변환을 구현하였고 이를 이용하여 프린지 패턴을 분해한 결과들을 보인다. 결과를 살펴보면 랜덤 위상의 포함여부에 따라 계수들의 에너지 분포가 크게 다르다는 것을 확인할 수 있다. In this paper, we propose a Fresnel transform method using various wavelet functions to efficiently decompose digital holograms. After implementing the proposed wavelet function-based Fresnelet transforms, we apply it to the digital hologram and analyze the energy characteristics of the coefficients. The implemented wavelet transform-based Fresnelet transform is well suited for reconstructing and processing holograms which are optically obtained or generated by computer-generated hologram technique. After analyzing the characteristics of the spline function, we discuss wavelet multiresolution analysis method based on it. Through this process, we proposed a transform tool that can effectively decompose fringe patterns generated by optical interference phenomena. We implement Fresnelet transform based on wavelet function with various decomposition properties and show the results of decomposing fringe pattern using it. The results show that the energy distribution of the coefficients is significantly different depending on whether the random phase is included or not.

디지털 시네마용 Motion JPEG2000 인코더의 FPGA 설계

서영호,최현준,김동욱,Seo, Young-Ho,Choi, Hyun-Jun,Kim, Dong-Wook 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.3C

본 논문에서는 주요 영화사들로 구성된 DCI(Digital Cinema Initiatives)에 의해 디지털 시네마를 위한 영상 압축 표준으로 제정된 Motion JPEG2000 부호화기를 FPGA를 타겟으로 구현하였다. JPEG2000의 주요 구성요소인 리프팅-기반의 DWT(Discrete Wavelet Transform)와 EBCOT(Embedded Block Coding with Optimized Truncation)의 Tier 1을 하드웨어로 구현하였고, Tier 2과정은 소프트웨어로 구현하였다. 디지털 시네마를 위해 입력 영상의 크기(tile size)는 최대 $1024\times1024$까지의 고해상도를 지원할 수 있도록 하였고, 실시간성을 보장하기 위해 3개의 엔트로피 부호화기를 사용하였다. Verilog-HDL을 이용하여 하드웨어로 구현했을 경우 Altera사의 Stratix EP1S80에서 32,470 LE (logic element)에 해당하는 자원을 사용하면서 FPGA에 사상되었고, 150Mhz의 주파수에서 안정적으로 동작하였다. In the paper, a Motion JPEG2000 coder which has been set as the standard for image compression by the Digital Cinema Initiatives (DCI), an organization composed of major movie studios was implemented into a target FPGA. The DWT (Discrete Wavelet Transform) based on lifting and the Tier 1 of EBCOT (Embedded Block Coding with Optimized Truncation) which are major functional modules of the JPEG2000 were setup with dedicated hardware. The Tier 2 process was implemented in software. For digital cinema the tile-size was set to support $1024\times1024$ pixels. To ensure the real-time operations, three entropy encoders were used. When Verilog-HDL was used for hardware, resources of 32,470 LEs in Altera's Stratix EP1S80 were used, and the hardware worked stably at the frequency of 150Mhz.

RTL 수준에서의 합성을 이용한 Gated Clock 기반의 Low-Power 기법

서영호,박성호,최현준,김동욱,Seo, Young-Ho,Park, Sung-Ho,Choi, Hyun-Joon,Kim, Dong-Wook 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.3

본 논문에서는 RTL 수준에서의 클록 게이팅을 이용한 실제적인 저전력 설계 기술에 대해서 제안하고자 한다. 상위 수준의 회로 설계자에 의해 시스템의 동작을 분석하여 클록 게이팅을 위한 제어기를 이용하는 것이 가장 효율적인 전력 감소를 가져 온다. 또한 직접적으로 클록 게이팅을 수행하는 것보다는 합성툴이 자연스럽게 게이팅된 클록을 맵핑할 수 있도록 RTL 수준에서 유도하는 것이 바람직하다. RTL 코딩 단계에서부터 저전력이 고려되었다면 처음 코딩단계에서부터 클록을 게이팅 시키고, 만일 고려되지 않았다면 동작을 분석한 후에 대기 동작인 부분에서 클록을 게이팅 한다. 그리고 회로의 동작을 분석한 후에 클록의 게 이팅을 제어하기 위한 제어기를 설계하고 합성 툴에 의해 저전력 회로에 해당하는 netlist를 얻는다. 결과로부터 상위수준의 클록 게이팅에 의해 레지스터의 전력이 922 mW에서 543 mW로 42% 감소한 것을 확인할 수 있다. Power Theater 자체의 synthesizer를 이용하여 netlist로 합성한 후에 전력을 측정했을 경우에는 레지스터의 전력이 322 mW에서 208 mW로 36.5% 감소한 것을 확인할 수 있다. In this paper we proposed a practical low-power design technique using clock-gating in RTL. An efficient low-power methodology is that a high-level designer analyzes a generic system and designs a controller for clock-gating. Also the desirable flow is to derive clock-gating in normal synthesis process by synthesis tool than to insert directly gate to clock line. If low-power is considered in coding process, clock is gated in coding process. If not considered, after analyzing entire operation. clock is Bated in periods of holding data. After analyzing operation for clock-gating, a controller was designed for it, and then a low-power circuit was generated by synthesis tool. From result, we identified that the consumed power of register decreased from 922mW to 543mW, that is the decrease rate is 42%. In case of synthesizing the test circuit using synthesizer of Power Theater, it decreased from 322mW to 208mW (36.5% decrease).

Motion JPEG2000을 위한 리프팅 프로세서의 ASIC 설계

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.5C

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 $1024{\times}1024$ 크기의 타일(Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 $0.35{\mu}m$ CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따라 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다. In this paper, we proposed a new lifting architecture for JPEG2000 and implemented to ASIC. We proposed a new cell to execute unit calculation of lifting using the property of lifting which is the repetitious arithmetic with same structure, and then recomposed the whole lifting by expanding it. After the operational sequence of lifting arithmetic was analyzed in detail and the causality was imposed for implementation to hardware, the unit cell was optimized. A new lifting kernel was organized by expanding simply the unit cell, and a lifting processor was implemented for Motion JPEG2000 using it. The implemented lifting kernel can accommodate the tile size of $1024{\times}1024$, and support both lossy compression using the (9,7) filter and lossless compression using (5,3) filter. Also, it has the same output rate as input rate, and can continuously output the wavelet coefficients of 4 types(LL, LH, HL, HH) at the same time. The implemented lifting processor completed a course of ASIC using $0.35{\mu}m$ CMOS library of SAMSUNG. It occupied about 90,000 gates, and stably operated in about 150MHz though difference from the used macro cell for the multiplier. Finally, the improved operated in about 150MHz though difference from the used macro cell for the multiplier. Finally, the performance can be identified in comparison with the previous researches and commercial IPs.

TRS 중계기용 디지털기반 RF 제어 시스템의 구현

서영호,Seo, Young-Ho 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.7

본 논문에서는 유 무선 네트워 킹을 지원하는 TRS 중계기의 전체적인 RF 시스템들을 디지털 방식으로 제어 할 수 있는 고성능 병렬 제어 시스템을 구현하였다. 구현된 시스템은 순 역방향 LPA(Linear Power Amplifier), 순 역방향 LNA(Low Noise Amplifier), 채널카드, 직렬통신(RS-232), 유 무선 TCP/IP 통신의 제어를 담당하는 FPGA(Field Programmable Gate Array) 칩과 전체 시스템의 제어를 관장하는 마스터(Master) 마이크로프로세서, 순 역방향 스펙트럼 분석기(Spectrum Analyzer, SA)를 내장하여 현재 통신되고 있는 채널의 주파수 스펙트럼을 5KHz 단위의 해상도로 관찰할 수 있도록 하는 슬레이브 마이크로프로세서, 각각의 채널카드들을 개별적으로 감시하고 채널카드내의 주파수 합성기(Frequency Synthesizer)를 프로그래밍하기 위한 10개의 채널카드용 마이크로프로세서, 그리고 그 밖의 몇 가지 주변기기들과 회로들로 구성된다. 전체 시스템은 동작의 효율성과 병렬성을 비롯하여 구현의 적합성과 비용을 고려하여 H/W(Hardware) 및 S/W(Software) 부분으로 나누었고, H/W도 FPGA과 마이크로프로세서로 나누어서 최적화를 이루고자 노력하였다. In this paper, we implemented high-performance concurrent control system which manages whole RF systems with digital type and communicates with remote station on both wire and wireless networking. It consists of FPGA (Field Programmable Gate Array) part which controls forward/reverse LPA (Linear Power Amplifier), forward/reverse LNA (Low Noise Amplifier), channel cut wire/wireless TCP/IP, etc, master microprocessor (AVR), which manages the whole control system, Slave microprocessor which communicates SA (Spectrum Analyzer) and observes frequency spectrum of each channel with the resolution of 5KHz, 10 channel card microprocessor which independently observes each channel card and sets frequency synthesizer in channel cut and other peripherals and logics. The whole system is divided to two parts of H/W (hardware) and S/W (software) considering operational efficiency and concurrency, and implementation and cost. H/W consists of FPGA and microprocessor. We expected the optimized operation through H/W and SW co-design and hybrid H/W architecture.

실시간 영상압축과 복원시스템을 위한 DWT기반의 영상처리 프로세서의 VLSI 설계

서영호,김동욱,Seo, Young-Ho,Kim, Dong-Wook 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.1C

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다. In this paper, we propose a VLSI structure of real-time image compression and reconstruction processor using 2-D discrete wavelet transform and implement into a hardware which use minimal hardware resource using ASIC library. In the implemented hardware, Data path part consists of the DWT kernel for the wavelet transform and inverse transform, quantizer/dequantizer, the huffman encoder/huffman decoder, the adder/buffer for the inverse wavelet transform, and the interface modules for input/output. Control part consists of the programming register, the controller which decodes the instructions and generates the control signals, and the status register for indicating the internal state into the external of circuit. According to the programming condition, the designed circuit has the various selective output formats which are wavelet coefficient, quantization coefficient or index, and Huffman code in image compression mode, and Huffman decoding result, reconstructed quantization coefficient, and reconstructed wavelet coefficient in image reconstructed mode. The programming register has 16 stages and one instruction can be used for a horizontal(or vertical) filtering in a level. Since each register automatically operated in the right order, 4-level discrete wavelet transform can be executed by a programming. We synthesized the designed circuit with synthesis library of Hynix 0.35um CMOS fabrication using the synthesis tool, Synopsys and extracted the gate-level netlist. From the netlist, timing information was extracted using Vela tool. We executed the timing simulation with the extracted netlist and timing information using NC-Verilog tool. Also PNR and layout process was executed using Apollo tool. The Implemented hardware has about 50,000 gate sizes and stably operates in 80MHz clock frequency.

SoC 구현을 위한 안정적인 Power Plan 기법

서영호,김동욱,Seo, Young-Ho,Kim, Dong-Wook 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.12

ASIC(application specific integrated circuit) process is a set of various technologies for fabricating a chip. Generally there have been many researches for RTL design, synthesis, floor plan & routing, low power scheme, clock tree synthesis, and testability which are widely researched in recent. In this paper we propose a new methodology of power strap routing in basis of design experience and experiment. First the power strap for vertical VDD and VSS and horizontal VDD and VSS is routed, and then after the problems which are generated in this process are analyzed, we propose a new process for resolving them. For this, the strap guide is inserted to protect the unnecessary strap routing and dumped for next steps. Next the unnecessary power straps which are generated the first inserting process are removed, and the pre-routing is performed for the macro cells. Finally the resultant power straps are routed using the dumped routing guide. Through the proposed process we identified the efficient and stable route of the power straps. ASIC(application specific integrated circuit) 과정은 칩을 제작하기 위한 다양한 기술들의 집합이다. 일반적으로 RTL 설계, 합성, 배치 및 배선, 저전력 기법, 클록 트리 합성, 및 테스트와 같은 대표적인 과정들에 대해서는 많은 연구가 진행 되었고, 지금도 많은 연구가 진행 중이다. 본 논문에서는 이러한 ASIC 방법론에서 전력 플랜과 관련하여 경험적이고 실험적인 전력 스트랩 배선(power strap routing) 방법 기법에 대해서 제안하고자 한다. 먼저 수직 VDD 및 VSS와 수평 VDD 및 VSS를 위한 스트랩의 배선을 수행하고, 이 과정에서 발생하는 문제를 해결하기 위한 기법을 제안한다. 배선 가이드를 생성해서 의도하지 않는 배선을 방지하고, 차후를 위해서 배선 가이드에 대한 정보를 저장한다. 다음으로 불필요한 전력 스트랩을 제거하고, 매크로 핀에 대해 미리 배선을 수행한다. 마지막으로 배선 가이드를 이용하여 최종적인 전력 스트랩 배선을 완료한다. 이러한 과정을 통해서 전력 스트랩이 효율적으로 배선되는 것을 확인하였다.

무선인식을 위한 적응적 디지털 수신기의 FPGA 설계

서영호,김동욱,Seo Young-Ho,Kim Dong-Wook 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.4

본 논문에서는 무선환경을 이용하여 이동하는 객체의 확인 및 위치 추적을 위한 시스템에서 수신부측의 디지털부를 구현하고자 한다. 구현한 시스템의 경우에 UWB를 이용한 통신 시스템을 가정하였고, 전체적인 통신 방식은 직렬 통신(RS-232) 방식을 따른다. 디지털 수신기는 직렬 통신의 입출력을 담당하는 RS-232-type1/RS-232-type2, ID 검출을 위한 ID Detector, 그리고 ID Detector의 올바른 동작을 위해 입력을 버퍼링하는 PISO&Buffer 회로로 구성된다. 디지털 수신기는 UWB를 이용한 시스템의 응용 목적에 따라서 최소의 하드웨어 자원을 이용하면서 구현하고자 하였다. 따라서 다중 ID에 대해서 내부적인 반복 검출 방법으로 원래의 패턴과 상관성을 검사한다. 또한 기본 ID를 내장하고 있어 송신 신호에 대해서 즉각적인 검출이 가능하고, 다른 시스템과의 호환성을 고려하여 ID 패턴의 내용 및 길이를 프로그래밍하여 사용할 수 있다. 구현된 하드웨어는 Xilin의 XC2S100PQ208-5 칩에 사상하였고 727($30\%$)개의 셀을 이용하면서 해당 칩에서75MHz(13.341ns)의 clock frequency로 동작할 수 있었다. In this paper we propose and implement a digital part of a receiver system for identifying a moving object and its tracking position in wireless environment. We assumed UWB(Ultra Wide Band)-based communication system for target application and used serial communication method(RS-232). The proposed digital receiver consists of RS-232-type1/RS-232-type2 for input and output of serial communication, ID Detector for detecting IDs, and PISO&Buffer circuit to buffer input signals for appropriate operation of ID Detector. We implemented the digital receiver with minimal hardware(H/W) resource according to target application of UWB-based communication system. So it correlates input patterns with pre-stored patterns though repeated detecting method for multiple IDs. Since it has reference panerns in the Ve-stored form, it can detect various IDs instantly. Also we can program content and size of reference patterns considering compatibility with other systems .The implemented H/W was mapped into XC2S100PQ208-5 FPGA of Xilinx, occupied 727($30\%$) cells, and stably operated in the clock frequency of 75MHz(13.341ns).