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김욱,양정욱,김민규,김석기,김원찬,Kim, Ook,Yang, Jung-Wook,Kim, Min-Kyu,Kim, Suk-Ki,Kim, Won-Chan 대한전자공학회 1994 전자공학회논문지-A Vol.31 No.6
To realize high accuracy and high speed we developed a new self compensation scheme and applied it to a 10-bit D/A converter. This circuit can compensate the device mismatch without interrupting the D/A converter operation. With the compensation circuit,INA decreased down to 0.22LSB from 0.47LSB. The device was fabricated using a 0.8$\mu$m CMOS process. The area of the D/A converter core is 3.2mm$^{2}$ and the area of the compensation part is 0.64mm$^{2}$.
복제 V-I 변환기를 이용한 3.3V 30mW 200MHz CMOS 업 컨버젼 믹서
권종기,김욱,오창준,이종렬,송원철,김경수,Kwon, Jong-Kee,Kim, Ook,Oh, Chang-Jun,Lee, Jong-Ryul,Song, Won-Chul,Kim, Kyung-Soo 한국통신학회 1997 韓國通信學會論文誌 Vol.22 No.9
Code Division Multiple Access(CDMA) 통신방식을 채택한 휴대용 이동전화기의 중간주파수(intermediate frequency: IF) 아날로그 IC의 송신부를 구성하고 있는 저전력 선형특성을 지닌 CMOS 업 컨버젼 믹서(upconversion mixer)의 설계, 제작 및 특성 측정에 대해 기술하였다. 업 컨버젼 믹서의 구조는 복제 V-I 변환기를 사용하여 그 선형성을 확장한 형태의 회로기술을 채택하였다. 설계된 업 컨버젼 믹서는 $0.8{\mu}\textrm{m}$ N-well CMOS 2-poly/2-metal 공정기술을 사용하여 IC로 구현하였으며 그 크기는 $0.53mm{\times}0.92mm$이다. 소비전력은 3.3V 공급전원과 130MHz Local Oscillation(LO) 클럭이 인가되었을 때 30mW이다. 출력의 1dB compression 특성은 2-tone 입력신호가 인가되고 $25{\Omega}$ 부하를 가질 때에 -28dBm이다. In this paper, the power efficient linear upconversion mixer which is a functional circuit in transmit path of intermediate frequency(IF) part of Code Division Multiple (CDMA) cellular phone was explained. In generally, the low CMOS devices limits the implementation of upconversion mixer especially for lower loads. Using replica transconductor, the linear range is extended up to the limit. Thiscircuit was imprlemented using $0.8{\mu}\textrm{m}$ N-well CMOS technology with 2-poly/2-metal. The active area of chip is $0.53mm{\times}0.92mm$. The power consumption is 30mW with 3.3V suply voltage. The 1dB conpression characteristics is -27.3dB with $25{\Omega}$. load and being applied by 2-tone input signal. The mixer operates properly above 200MHz.
양정욱,김욱,김원찬,Yang, Jung-Wook,Kim, Ook,Kim, Won-Chan 한국통신학회 1993 韓國通信學會論文誌 Vol.18 No.12
본 논문에서는 full-flash A/D 변환기에서 전력소모를 줄이는 방법과 그의 회로를 제안하였다. Full-flash A/D 변환기에서 해상도가 증가하면 전압비교기의 수는 지수함수적으로 증가하며 모든 전압비교기가 항상 동작하여 전력 소모가 많으므로 제안하는 구조에서는 입력 신호의 크기에 까라 그 영역에 해당하는 위치에 있는 전압비교기를 선택적으로 켜줌으로써 전력 소모를 줄인다. 입력 신호의 크기를 판별하기 위하여 입력 신호의 범위를 찾는 회로를 설계하였다. 클리치 잡음을 줄일 수 있는 클럭 발생회로를 설계하여 사용함으로써 전압 비교기의 전류원에서 발생하는 잡음을 일반적인 클럭을 사용했을 때와 비교하여 1/4로 줄였다. 설계한 A/D 변환기는 out-off 주파수가 5GHz 인 1.2 m의 BiCMOS 공정으로 제작하였다. 이는 350Msamples /s의 변환 속도를 가지며 소모 전력은 900mW이다. A power-reduction technique for full-flash A/D converters is proposed. As the resolution of a full-flash A/D converter increases linearly, the number of comparators increases exponentially. The power dissipation is generally larger than other A/D converter architectures because there are many comparators, and they are operating continuously. In this proposed architecture, only a selected number of conmarators are made to operate instead of activating all the comparators of the full-flash A/D convertor. To determine whichcomparators should be activated, voltage levelfider circuits are used. A new clock driver is developed to suppress the dynamic glitch noise which is fed back into the input stage of the comparator. By using this clock driver, the glitch noise in the current source is reduced to one fourth of that when the typical clock signal is applied. The proposed architecture has been implemented with 1.2 m 5GHz BiCMOS technology. The maximum conversion speed is 350Msamples/s. and dissipates only 900mW.
작은 정현파입력의 50% Duty Ratio 디지털 클럭레벨 변환기 설계
박문양,이종열,김욱,송원철,김경수,Park, Mun-Yang,Lee, Jong-Ryul,Kim, Ook,Song, Won-Chul,Kim, Kyung-Soo 한국통신학회 1998 韓國通信學會論文誌 Vol.23 No.8
휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다. A new digital clock level translator has been designed in order to produce a clock source of the internal logic circuits. The translator output has 50% duty ratio from small sinusoidal input such as TCXO which oscillates itself in poratable components. The circuit consists of positive and negative comparators, RS latch, charge pump, and reference vol- tage generator. It detects pulse width of the output waveform and feedbacks the control signal to the input com-parator. It detects pulse width of the output waveform and feedbacks the control signal to the input com-parator reference, producing output waveform with valid 50% duty ratio of the digital signal level. The designed level translator can be used as a sampling clock source of ADC, PLL and the colck source of the clock synthesizer. The circuit wasdesigned in a 0.8.mu.m analog CMOS technology with double metal, double poly, and BSIM3 circuit simulation model. From our experimental results, a stable operating characteristics of 50 +3% duty ratio was obtained from the sinusoidal input wave of 370 mV.