Multiplexer와 AOP를 적용한 GF(2m)상의 승산기 설계

卞基寧,黃鍾學,金興壽 대한전자공학회 2003 電子工學會論文誌-SC (System and control) Vol.40 No.5

This study focuses on the hardware implementation of fast and low-complexity multiplier over GF(2m). Finite field multiplication can be realized in two steps: polynomial multiplication and modular reduction using the irreducible polynomial and we will treat both operation, seperately. Polynomial multiplicative operation in this paper is based on the Permestzi's algorithm, and irreducible polynomial is defined AOP. The realization of the proposed GF(2m) multiplexer-based multiplier scheme is compared to existing multiplier designs in terms of circuit complexity and operation delay time. Proposed multiplier obtained have low circuit complexity and delay time, and the interconnections of the circuit are regular, well-suited for VLSI realization. 본 논문에서는 고속의 연산동작과 낮은 회로 복잡도를 갖는 새로운 GF(2m)상의 승산기를 제안한다. 유한체 연산은 다항식 승산과 기약다항식을 적용한 모듈러 연산에 의해 전개되며, 본 논문에서는 이 두 과정을 분리하여 다루었다. 다항식 승산연산은 Permestzi의 기법을 토대로 전개하였고 기약다항식은 AOP로 하였다. 멀티플렉서를 사용하여 GF(2m)상의 승산회로를 구성하였고, 회로 복잡도와 지연시간을 타 논문과 비교하였다. 제안된 승산기는 낮은 회로 복잡도와 지연시간을 보이며, 회로의 구성이 정규성을 가지므로 VLSI 구현에 적합하다.

시스템 복잡도를 개선한 GF(2m)상의 병렬 AB2+C 연산기 설계

卞基寧,金興壽 대한전자공학회 2003 電子工學會論文誌-SC (System and control) Vol.40 No.11

This study focuses on the arithmetical methodology and hardware implementation of low- system-complexity AB2+C operator over GF(2m) using the irreducible AOP of degree m. The proposed parallel-in parallel-out operator is composed of CS, PP, and MS modules, each can be established using the array structure of AND and XOR gates. The proposed multiplier is composed of (m+1)2 2-input AND gates and (m+1)(m+2) 2-input XOR gates. And the minimum propagation delay is TA+(1+ log2m )TX. Comparison result of the related AB2+C operators of GF(2m) are shown by table, it reveals that our operator involve more lower circuit complexity and shorter propagation delay then the others. Moreover, the interconnections of the our operators is very simple, regular, and therefore well-suited for VLSI implementation. 본 논문에서는 m차 기약 AOP를 적용하여 시스템 복잡도를 개선한 GF(2m)상의 새로운 AB2+C 연산기법과 그 하드웨어 구현회로를 제안하였다. 제안된 회로는 병렬 입출력 구조를 가지며, CS, PP 및 MS를 모듈로 하여 구성되며 이들은 각각 AND와 XOR 게이트의 규칙적인 배열구조를 갖는다. 제안된 회로의 시스템 복잡도는 (m+1)2개의 2-입력 AND게이트와 (m+1)(m+2)개의 2-입력 XOR게이트의 회로복잡도와 연산에 소요되는 최대 지연시간은 TA+(1+ log2m )TX이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기를 표로 비교하였고, 그 결과 상대적으로 우수함을 보였다. 또한, 단순하면서도 정규화된 소자 및 결선의 구조는 VLSI 구현에 적합하다.

DCG에 의한 고속병렬다치논리회로설계에 관한 연구

변기녕,최재석,박춘명,김흥수 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.6

본 논문에서는 경로수 1로 주어진 DCG(Directed Cyclic Graph)의 입출력간의 연관관계를 고속병렬다치논리회로로 설계하는 알고리즘들과 DCG의 각 노드들에 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서는 기존의 Nakajima에 의해 제안된 알고리즘의 문제점을 도출한 후, 그의 기법과는 다른 접근방법으로써 DCG의 경로수로부터 행렬방정식을 유도한 후 이를 통해 DCG의 경로수에 따른 회로설계 알고리즘을 제안하였으며, 설계된 회로와 함께 DCG의 특성을 만족하도록 노드들에 대한 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 Nakajima 등의 알고리즘으로는 회로설계가 가능하지 않았던 경로수의 DCG에 대하여 회로설계가 가능하게 되었고, 또한 Nakajima 등의 알고리즘을 통해 설계된 회로와 본 논문에서 제안한 알고리즘을 통해 설계한 회로를 비교하여 본 논문의 알고리즘이 보다 최적화된 회로를 구현할 수 있음을 증명하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 임의의 자연수를 경로수로 갖는 DCG에 대한 설계가 가능하며, 입출력단자 수의 감소, 회로구성의 간략화, 연산속도의 향상과 비용감소 등의 잇점이 있고, 예제를 통해 본 논문에서 제안한 알고리즘의 적합성과 타당성을 검증하였다. This paper proposes the algorithms that design the highly parallel multiple-valued logic curcuit and assign the code to each node of DCG(Directed Cyclic Graph) of length 1. The conventional Nakajima′s algorithm have some problems, so this paper introduce the matrix equation from DCG of length 1 and proposes circuit design algorithms according to the DCG of length 1. Using the proposed circuit design algorithms in this paper, it become realized that was not able to design from Nakajima′s algorithm. Also, making a comparision between the circuit design using Nakajima′s algorithm and this paper′s, we testify that proposed paper′s algorithm is able to realize more optimized circuit design. According to proposed curcuit design algorithm in this paper, it is possible to design curcuit that DCG have natural number, so it have the following advantages; reduction of the curcuit input/output digits, simplification of curcuit composition, reduction of computation time and cost. And we show compatibility and verification about this paper′s algorithm.

2<SUP>n</SUP>개의 노드를 갖는 DCG 특성에 대한 병렬3치 논리회로 설계에 관한 연구

卞基寧(Gi-Young Byun),朴承用(Seung-Yong Park),沈載煥(Jae-Whan Sim),金興壽(Heung-Soo Kim) 大韓電子工學會 2000 電子工學會論文誌-SC (System and control) Vol.37 No.6

본 논문에서는 2<SUP>n</SUP>개의 노드를 갖는 DCG 특성에 대한 병렬 3치 논리회로를 설계하는 알고리즘을 제안하였다. 회로의 집적도를 높이기 위한 다양한 연구분야 중 전송선의 신호레벨을 증가시켜줌으로써 회로내의 배선밀도를 낮출 수 있으며 병렬신호전송을 통한 신호처리의 고속화, 회로의 특성을 만족시키며 최적화할 수 있는 회로설계알고리즘은 모두 고밀도 집적회로를 구현하기 위한 유용한 수단이 될 수 있다. 본 논문에서는 특히, 노드들의 개수가 2<SUP>n</SUP>개로 주어진 DCG에 대하여 그 특성을 행렬방정식으로 도출해내고 이를 통해 최적화 된 병렬3치 논리회로를 설계하는 과정을 정리하여 알고리즘으로 제안하였다. 또한, 설계된 회로의 동작특성을 만족하도록 DCG의 각 노드들의 코드를 할당하는 알고리즘도 제안하였다. 본 논문에서 제안된 알고리즘에 의해 회로결선의 감소와 처리속도 향상, 비용절감 측면에서 유용하다 할 수 있다. In this paper, we propose the parallel ternary logic circuit design algorithm to DCG Property with 2<SUP>n</SUP> nodes. To increase circuit integration, one of the promising approaches is the use of multiple-valued logic(MVL). It can be useful methods for the realization of compact integrated circuit, the improvement of high velocity signal processing using parallel signal transmission and the circuit design algorithm to optimize and satisfy the circuit property. It is all useful method to implement high density integrated circuit. In this paper, we introduce matrix equation to satisfy given DCG with 2<SUP>n</SUP> nodes, and propose the parallel ternary logic circuit design process to circuit design algorithm. Also, we propose code assignment algorithm to satisfy for the given DCG property. According to the simulation result of proposed circuit design algorithm, it have the following advantage ; reduction of the circuit signal lines, computation time and costs.

행렬연산에 기초한 선형다치논리시스템의 설계에 관한 연구

변기녕(Gi-Noung Byun),신부식(Boo-Sik Shin),박승용(Seung-Yong Park),박춘명(Chun-Myoung Park),김흥수(Heung-Soo Kim) 대한전자공학회 1997 대한전자공학회 학술대회 Vol.1997 No.11

전류모드 CMOS를 사용한 병렬 3치 승산기 설계

沈載煥,卞基寧,尹炳熙,李相睦,金興壽 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.3

In this paper, a new standard basis parallel ternary-valued multiplier circuit designed using current mode CMOS is presented. Prior to constructing the GF(3m) multiplier circuit, we provide a GF(3) adder and a GF(3) multiplier with truth tables and symbolize them, and also design them using current mode CMOS circuit. Using the basic ternary operation concept, a ternary adder and a multiplier, we develop the equations to multiply arbitrary two elements over GF(3m). Following these equations, we can design a multiplier generalized to GF(3m). For the proposed circuit in this paper, we show the example in GF(33). In this paper, we assemble the operation blocks into a complete GF(3m) multiplier. Therefore the proposed circuit is easy to generalize for m and advantageous for VLSI. Also, it need no memory element and the latency not less fewer than other circuit. We verify the proposed circuit by functional simulation and show its result. 본 논문에서는 전류모드 CMOS를 통한 GF(3m)상의 표준기저 승산회로를 제안하였다. 먼저, GF(3)연산을 위해 필요한 가산 및 승산을 진리표를 통해 정의하고 이를 CMOS회로로 설계하였다. GF(3m)상의 임의의 두 원소들간의 승산의 전개방식을 수식을 통해 보였으며, 정의된 3치 기본연산자를 조합하여 GF(3m) 승산회로를 설계하였다. 제안된 수식과 회로를 m에 대하여 일반화하였고, 그 중 m=3에 대한 설계의 예를 보였다. 본 논문에서 제안된 승산회로는 그 구성이 블록의 형태로 이루어지므로 m에 대한 확장이 용이하며, VLSI에 유리하다. 또한 회로내부에 메모리소자를 사용하지 않고, 연산디지트들이 병렬로 연산되므로 빠른 연산이 가능하다. 제안된 회로의 논리연산동작을 시뮬레이션을 통해 검증하였다.

에지변수화 3-치 결정도를 이용한 회로 최소화 기법에 관한 연구 ( A Logic Minimization Technique Using Edge Ternary-Valued Decision Diagrams )

한성일,윤병희,변기녕,박춘명,김흥수 대한전자공학회 1997 대한전자공학회 학술대회 Vol.1997 No.7

언어변수 및 계수선택방법을 이용한 퍼지제어기 설계에 관한 연구

박승용(Seung-Yong Park),변기녕(Gi-Noung Byun),황종학(Jong-Hak Hwang),김흥수(Heung-Soo Kim) 한국산업정보학회 2000 한국산업정보학회 학술대회논문집 Vol.2000 No.5

Design of GF(3^m) Current-mode CMOS Multiplier

나기수(Na, Gi-Soo),변기녕(Byun, Gi-Young),김흥수(Kim, Heung-Soo) 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.1

본 논문에서는 GF(3^m)상의 전류모드 CMOS 승산기 설계상의 전류모드CMOS 승산기의 설계에 관하여 논의한다. 피 승산항에 원시원소 α를 곱함으로써 나타나는 피 승산항의 변화를 표준기저 표현을 이용하여 수식으로 전개하였다. 승산 회로를 구성하기 위하여 전류모드 CMOS를 사용하여 GF(3)상의 가산기와 승산기를 설계하였고 시뮬레이션 결과를 보였다. 기본 게이트들을 이용하여 승산기를 설계하였고 m=3인 경우에 대하여 예를 보였다. 본 논문에서 제안한승산회로는 그 구성이 블록의 형태로 이루어지므로 상에서 p와 m에 대한 확장이 용이하며, VLSI 구현에 유리하다 할 수 있다. 본 논문에서 제안한승산회로를 타 승산회로와 비교하였고, 개선효과를 확인하였다. In this paper, we discuss on the design of a current mode CMOS multiplier circuit over GF(3^m)상의 전류모드 CMOS 승산기 설계. Using the standard basis, we show the variation of vector representation of multiplicand by multiplying primitive element α, which completes the multiplicative process. For the multiplicative circuit design, we design GF(3) adder and multiplier circuit using current mode CMOS technology and get the simulation results. Using the basic gates - GF(3) adder and multiplier, we build the multiplier circuit and show the examples for the case m=3. We also propose the assembly of the operation blocks for a complete multiplier. Therefore, the proposed circuit is easily extensible to other p and m values over and has advantages for VLSI implementation. We verify the validity of the proposed circuit by functional simulations and the results are provided.

언어변수 및 계수선택방법을 이용한 퍼지제어기 설계에 관한 연구

박승용(Seung-Yong Park),변기녕(Gi-Noung Byun),황종학(Jong-Hak Hwang),김흥수(Heung-Soo Kim) 한국산업정보학회 2000 한국산업정보학회 학술대회논문집 Vol.2000 No.11