Barriers to Safe and Effective Medication for Individuals with Sensory Impairment: A Systematic Literature Review

Jong-Wook Lee(Jong-Wook Lee),Nayoung Kwak(Nayoung Kwak),Euna Han(Euna Han),Hye-Young Kang(Hye-Young Kang) 대한약학회 2023 약학회지 Vol.67 No.2

Visual impairment (VI) and hearing impairment (HI) are common disabilities whose prevalence increases with age, potentially presenting a major challenge in the future. Identifying the types of obstacles which they encounter during drug administration is essential to improve health outcomes. This systematic literature review aimed to identify types of medication barriers encountered by individuals with VI or HI to improve their health outcomes. Combination of keywords indicating VI or HI, barrier, challenge, or difficulty, and drug or medication were used to identify potential studies up to May 31, 2021, from Ovid Medline, Embase, and Cochrane. Overall, 20 and 17 articles met the predefined eligibility criteria for VI and HI, respectively. Individuals with VI were found to encounter difficulties in the entire process of pharmaceutical therapy, including drug identification, medication management, access to pharmacies, medication instructions, drug information (labeling), and communication. Individuals with HI were found to experience challenges in communication, health literacy, and negative experiences and emotions toward doctors/pharmacists. The drug management needs of individuals with VI and HI remain unmet. For safe and effective medication in individuals with VI and HI, it is essential to establish practical solutions, such as providing identification tools for tablets for those with VI, deploying sign language interpreters at designated healthcare institutions and pharmacies for individuals with HI, utilizing novel technologies, including audio prescription labeling systems or mobile applications, and providing education for both healthcare providers and individuals with disabilities to improve their partnership in drug therapy.

Torus Ring : 계층 링 구조의 변형을 통한 상호 연결망의 성능 개선

곽종욱(Jong Wook Kwak),반형진(Hyong Jin Ban),전주식(Chu Shik Jhon) 한국정보과학회 2005 정보과학회논문지 : 시스템 및 이론 Vol.32 No.5·6

다중 프로세서 시스템에서 노드 간의 연결을 제공하는 상호 연결망이 전체 시스템의 성능에서 차지하는 비중은 매우 크다. 상호 연결망의 형태는 여러 종류가 있을 수 있으나 Mesh, 링, 계층 링 등의 형태가 많이 사용된다. 이 논문에서는 기존의 계층 링을 수정한 Torus Ring을 제안한다. Torus Ring은 계층 링과 완전히 동일한 복잡도를 가지면서도 지역 링 간의 연결 방법만을 변경한 형태의 상호 연결망이다. 이 연결망은 역방향 인접 링에 대한 요청에서 홉 수의 이득을 봄으로써 평균 홉 수를 감소시킨다. 또한 접근의 지역성을 고려하지 않은 균등분포의 가정 하에서도 평균 홉수의 기대값에서 계층링과 동일한 값을 가지며, 실제 병렬 프로그램이 수행되는 환경에서는 인접링에 대한 통신 비율이 증가할 가능성이 크기 때문에 더 큰 홉수의 이익을 기대할 수 있다. 이에 다라 상호 연결망의 요청과 응답의 지연 시간이 최대 19%까지 감소하였으며, 이러한 응답 지연 시간의 단축이 수행 시간을 최대 10% 저?가지 감소시키는 결과를 가져왔다. In multiprocessor systems, interconnection network design is critical for overall system performance. Popular interconnection networks, which are generally considered, are meshes, rings, and hierarchical rings. In this paper, we propose “Torus Ring”, which is a modified version of hierarchical ring. Torus Ring has the same complexity as the hierarchical rings, but the only difference is the way it connects the local rings. It has an advantage over the hierarchical rings when the destination of a packet is the neighbor local ring in the reverse direction. Though the average number of hops in Torus Ring is equal to that of the hierarchical rings when assuming the uniform distribution of each transaction, the benefits of the number of hops are expected to be larger because of the spatial locality in the real environment of parallel programming. In the simulation results, latencies in the interconnection network are reduced by up to 19%, and the execution times are reduced by up to 10%.

분기 정보의 투기적 사용에 대한 효율적인 복구 기법

곽종욱(Jong Wook Kwak),김주환(Ju-Hwan Kim),장성태(Seong Tae Jhang),전주식(Chu Shik Jhon) 한국정보과학회 2005 한국정보과학회 학술발표논문집 Vol.32 No.2

분기 명령어의 예측 정확도는 시스템 전체 성능에 중대한 영향을 미친다. 여러 분기 예측 방식 가운데 하나인 “분기 정보의 투기적 사용”은 분기 명령어의 가장 최근 기록을 일관되게 사용할 수 있도록 도와 줌으로 해서 분기 예측의 정확도 향상에 크게 기여한다. 하지만 이와 같은 기법은 미완료 분기에 대한 히스토리를 투기적으로 사용하는 방식이다. 따라서 사용되는 정보가 올바르지 못할 수 있으며, 이런 경우 적절한 복구 기법을 필요로 한다. 본 논문에서는 분기 정보의 투기적 사용에 대한 필요성과 효율적인 복구 기법을 제안한다. 제안된 기법은 이전 연구와 비교하여 상당한 하드웨어 요구량의 감소를 가져왔으며, 또한 프로그램 수행의 정확성을 해치지 않으면서 최대 3.3%의 성능향상을 보였다.

모드 선택 비트를 사용한 필터 캐시 예측기

곽종욱(Jong Wook Kwak) 大韓電子工學會 2009 電子工學會論文誌-CI (Computer and Information) Vol.46 No.5

Filter cache has been introduced as one solution of reducing cache power consumption. More than 50% of the power reduction results from the filter cache, whereas more than 20% of the performance is compromised. To minimize the performance degradation of the filter cache, the predictive filter cache has been proposed. In this paper, we review the previous filter cache predictors and analyze the problems of the solutions. As a result, we found main problems that cause prediction misses in previous filter cache schemes and, to resolve the problems, this paper proposes a new prediction policy. In our scheme, some reference bit entries, called MSBs, are inserted into filter cache and BTB, to adaptively control the filter cache access. In simulation parts, we use a modified SimpleScalar simulator with MiBench benchmark programs to verify the proposed filter cache. The simulation result shows in average 5% performance improvement, compared to previous ones. 캐시 에너지의 소비 전력을 줄이기 위해 필터 캐시가 제안되었다. 이와 같은 필터 캐시의 사용으로 인해 50% 이상의 전력사용 감소 효과를 가져왔으나, 상대적으로 시스템 성능은 평균 20% 가량 감소되었다. 필터 캐시의 사용으로 인한 이 같은 성능 감소를 최소화하기 위해서, 여러 가지 형태의 필터 캐시 예측가 제안 되었다. 본 논문에서는 기존에 제안된 주요 필터 캐시예측 모델들을 소개하며, 각각의 방식에 있어서의 핵심 특징 및 해당 방식의 문제점을 분석한다. 분석 결과, 필터 캐시의 참조실패를 야기하는 기존 방식의 중요한 문제점을 확인하였으며, 이를 바탕으로 본 논문에서는 개선된 형태의 새로운 필터 캐시예측기 모델을 제안한다. 제안된 방식은 MSB라 불리는 참조 비트를 고안하여 이를 기존의 필터캐시와 BTB에 새롭게 활용한다. 본 논문에서 제안된 방식의 성능을 검증하기 위해 SimpleScalar 시뮬레이터와 MiBench 응용 프로그램을 활용하여 모의실험을 수행하였다. 실험 결과 제안된 방식은 기존 방식 대비, 필터 캐시 예측 실패율, 필터 캐시 활용률 및 전력 소모량ㆍ시간지연 등 모든 면에서 평균 5%의 성능 향상을 가져 왔다.

계측 링 구조의 변형을 통한 시스템 성능 개선

곽종욱(Jong Wook Kwak),반형진(Hyoung Jin Ban),전주식(Chu Shik Jhon) 한국정보과학회 2004 한국정보과학회 학술발표논문집 Vol.31 No.2Ⅰ

이 논문에서는 기존의 계층 링을 수정한 Torus Ring을 제안한다. Torus Ring은 계층 링과 완전히 동일한 복잡도를 가지면서도 지역 링 간의 연결 방법만을 변경한 형태의 상호 연결망이다. 이 연결망은 역방향 인접 링에 대한 요청에서 홉 수의 이득을 봄으로써 평균 홉 수를 감소시킨다. 또한 접근의 지역성을 고려하지 않은 균등분포의 가정 하에서도 평균 홉수의 기대값에서 계측링과 동일한 값을 가지며, 실제 병렬 프로그램이 수행되는 환경에서는 인접링에 대한 통신 비율이 증가할 가능성이 크기 때문에 더 큰 홉 수의 이익을 기대할 수 있다. 실험 결과 상호 연결망의 요청과 응답의 지연시간 단축되었으며, 이러한 응답 지연 시간의 단축이 수행 시간을 최대 7%까지 감소시키는 결과를 가져왔다.

지역 버퍼를 활용한 부분 태그 캐시 구조

곽종욱 ( Jong Wook Kwak ),전영태 ( Young Tae Jeon ) 한국정보처리학회 2009 한국정보처리학회 학술대회논문집 Vol.16 No.2

내장형 시스템 시장의 확대는 시스템의 전체 성능 향상뿐만 아니라 전력 소모량을 줄이는 것도 고려하게 만들었다. 특히 시스템 내부적으로 많은 비중을 차지하는 캐시 시스템의 전력 소모량을 줄이는 것은 내장형 시스템 설계의 중요한 주제 가운데 하나로 부각 되었다. 본 논문에서는 태그 압축을 통한 저전력 캐시의 구현을 제안한다. 제안된 기법은 지역성이 높은 내장형 응용 프로그램의 특징을 활용한 것으로, 지역 버퍼와 태그 압축 비트를 활용하는 새로운 형태의 저전력 캐시용 태그 압축 기법이다. 모의실험 결과, 본 논문에서 제안된 기법은 시스템의 전체적인 성능 감소 없이, 기존 모델 대비 최대 27%, 평균 18%의 캐시 에너지 감소를 보였다.

모드 선택 비트를 활용한 필터 캐시 예측 모델

곽종욱 ( Jong Wook Kwak ),최주희 ( Ju Hee Choi ),장성태 ( Seong Tae Jhang ),전주식 ( Chu Shik Jhon ) 한국정보처리학회 2008 한국정보처리학회 학술대회논문집 Vol.15 No.1

캐시 에너지의 소비 전력을 줄이기 위해 필터 캐시가 제안되었다. 필터 캐시의 사용으로 인해 많은 전력 사용 감소 효과를 가져왔으나, 상대적으로 시스템 성능도 더불어 감소하게 되었다. 필터 캐시의 사용으로 인한 성능 감소를 최소화하기 위해서, 본 논문에서는 기존에 제안된 주요 필터 캐시 예측 모델들을 소개하며, 각각의 방식에 있어서의 핵심 특징 및 해당 방식의 문제점을 분석한다. 이를 바탕으로 본 논문에서는 모드 선택 비트를 활용하는 개선된 형태의 새로운 필터 캐시 예측기 모델을 제안한다. 제안된 방식은 MSB라 불리는 참조 비트를 고안하여, 이를 기존의 필터캐시와 BTB에 새롭게 활용한다. 실험 결과, 제안된 방식은 기존 방식 대비, 전력 소모량·시간 지연면에서 평균 5%의 성능 향상을 가져 왔다.

칩 멀티 프로세서 구조에서 온칩 유휴 캐시의 효과적인 활용 방안

곽종욱(Jong Wook Kwak) 한국컴퓨터정보학회 2013 韓國컴퓨터情報學會論文誌 Vol.18 No.10

최근 들어 칩 멀티 프로세서 상의 코어 개수는 지속적으로 증가하는데 반해, 이를 효율적으로 뒷받침하기 위한 멀티 프로그래밍 혹은 멀티 쓰레딩 기법은 부족한 실정이다. 이로 인해 실제 작업을 수행하지 않는 유휴 코어가 발생하였고, 해당 코어가 소유한 자원들 중 개별 캐시 부분은 유휴 캐시로 낭비되었다. 본 논문에서는 유휴 개별 캐시의 발생이 불가피함을 인지함과 동시에 그것을 칩 내 메모리 공간으로써 효율적으로 활용할 수 있는 기법을 제안한다. 제안된 기법은 유휴 캐시를 희생 캐시로 활용하는 방법이며, 이를 위해 요구되는 새로운 시스템 구성 및 캐시 일관성 프로토콜의 세부 동작을 소개한다. 본 논문에서 제시된 기법은 유휴 캐시를 사용하지 않을 때와 비교하여 4-코어 및 16-코어 기반 칩 멀티 프로세서 환경에서 각각 19.4%와 10.2%의 IPC 향상을 가져왔다. Recently, although the number of cores on a chip multi-processor increases, multi-programming or multi-threaded programming techniques to utilize the whole cores are still insufficient. Therefore, there inevitably exist some idle cores which are not working. This results in a waste of the caches, so-called idle caches which are dedicated to those idle cores. In this research, we propose amethodology to exploit idle caches effectively as victimcaches of on-chip memory resource. In simulation results, we have achieved 19.4%and 10.2%IPC improvement in 4-core and 16-core respectively, compared to previous technique.

버퍼 메모리 접근 정보를 활용한 동적 전압 주파수 변환 기법

곽종욱(Jong-Wook Kwak),김주환(Ju-Hwan Kim) 한국컴퓨터정보학회 2010 韓國컴퓨터情報學會論文誌 Vol.15 No.3

프로세서 플랫폼이 무선의 모바일 시스템으로 변화하면서 내장형 모바일 프로세서들의 성능은 계속적으로 향상 되었으며 기능은 보다 더 강력해 지고 있다. 무선의 휴대용 장비들은 유선 장비에 비해 휴대용 전원에 의한 제한된 전력을 공급받기 때문에, 이러한 시스템들에 대한 효율적 에너지 관리 기술의 중요성은 점차 증가하고 있다. 한편, 메모리 시스템은 프로세서 관점에서 시스템 전체의 성능을저하 시키는 주된 요소 가운데 하나이다. 비록 휴대용 전원의 효과적 활용을 위한 DVFS 기법과 관련된 많은 연구들이 존재하지만, 프로세서와 메모리 사이의 상호 관계에 대한 최근의 연구는 부족한 실정이다. 본 연구에서는 무선의 모바일 장치들에서 활용되는 내장형 응용 프로그램의 장단기 메모리 접근 특성을 반영하기 위한 새로운 DVFS 레벨 예측 알고리즘을 소개한다. 모의 실험 결과 본 논문에서 제시하는 DVFS 정책은 메모리 접근이 많은 벤치마크 프로그램의 경우 5.86%의 소비 에너지 감소 효과를 보여주고 있으며, 평균적으로는 3.60%의 소비 에너지 감소 효과를 보여주고 있다. As processor platforms are continuously moving toward wireless mobile systems, embedded mobile processors are expected to perform more and more powerful, and therefore the development of an efficient power management algorithm for these battery-operated mobile and handheld systems has become a critical challenge. It is well known that a memory system is a main performance limiter in the processor point of view. Although many DVFS studies have been considered for the efficient utilization of limited battery resources, recent works do not explicitly show the interaction between the processor and the memory. In this research, to properly reflect short/long-term memory access patterns of the embedded workloads in wireless mobile processors, we propose a memory buffer utilization as a new index of DVFS level prediction. The simulation results show that our solution provides 5.86% energy saving compared to the existing DVFS policy in case of memory intensive applications, and it provides 3.60% energy saving on average.

지역 버퍼와 주소 압축을 통한 저전력 캐시 설계

곽종욱(Jong Wook Kwak) 한국컴퓨터정보학회 2013 韓國컴퓨터情報學會論文誌 Vol.18 No.9

프로세서와 메모리 시스템 사이의 속도 차이를 완화하기 위하여 오늘날의 컴퓨터 시스템은 대부분 캐시 시스템을 사용하고 있다. 하지만 소비 전력 측면에서 캐시 메모리는 전체 시스템 측면에서 큰 비중을 차지한다. 본 논문에서는 캐시 시스템의 전력을 줄이는 방안 가운데 하나로 지역 버퍼와 주소 압축을 통한 저전력 캐시 설계 기법을 제안한다. 주소 압축을 위해 사용되는 부분태그 캐시는 전력 소모량을 최소화하기 위해서 전체 태그를 쓰기보다는 태그의 작은 부분을 사용함으로써 소비 전력을 줄이도록 하는 기법이다. 본 논문에서는 기존의 여러 주소 압축 캐시 연구에서의 문제점들을 분석하여 그것을 보완할 수 있는 새로운 기법을 제안한다. 제안된 기법은 지역성이 높은 내장형 응용프로그램의 특징을 활용한 것으로, 지역 버퍼와 지역 실패 버퍼를 활용한 새로운 형태의 캐시 주소 압축 기법이다. 모의실험 결과, 제안된 기법은 전체적인 성능의 감소 없이 평균 18%의 에너지 감소를 보였다. Most modern computer systems employ cache systems in order to alleviate the access time gap between processor and memory system. The power dissipated by the cache systems becomes a significant part of the total power dissipated by whole microprocessor chip. Therefore, power reduction in the cache system becomes one of the important issues. Partial tag cache is the system for the least power consumption. The main power reduction for this method is due to the use of small partial tag matching, not full tag matching. In this paper, we first analyze the previous regular partial tag cache systems and propose a new address matching mechanism by using locality buffer and address compression. In simulation results, the proposed model shows 18% power reduction in average, still providing same performance level, compared to regular cache.