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무인기 항공전자 통합시험환경 개발 신뢰성 확보를 위한 DB 기반 코드 자동화 방안
이성호,장우혁,함흥빈,박재성,박윤석 한국항공우주학회 2014 한국항공우주학회 학술발표회 논문집 Vol.2014 No.11
무인기의 항공전자 장비들 간 상호 연동 시험을 통해 탑재 시스템의 설계 타당성을 검증할 수 있도록 고안된 무인기 항공전자 통합시험환경은 시험환경 자체의 오류를 최대한 배제할 수 있도록 개발되어야 한다. 본 논문에서는 DB 기반으로 작성된 전기 신호 연동 통제 문서(Electrical Signal Interface Control Document, ESICD)를 활용하여 프로그램 코드 및 환경 설정 파일을 자동으로 생성함으로써, 개발자의 직접 입력 중 발생 가능한 오류를 사전에 방지하여 코드의 정확도와 코드 생성을 위한 프로그래밍 작업능률을 향상시켜, 통합시험환경 개발의 신뢰성과 효율성을 동시에 확보할 수 있는 방안을 제안한다. UAV avionics system integration laboratory (SIL) is developed for verifying the validity of the installed avionics system design by testing interfaces and connections between LRUs (line-replaceable units), and hence its reliability should be guaranteed by preventing errors caused by the avionics SIL itself. In this paper, we propose a code generation method that automatically produces source codes from a DB-based electrical signal interface control document (ESICD) and improves the reliability of the avionics SIL as well as the efficiency of its development processes by preventing developer’s accidental mistakes and reducing the development burden.
무인기 항공전자시스템 1553B 메시지 최적화 설계 연구
박승배,이진우,박재성,조영우,함흥빈 한국항공우주학회 2014 한국항공우주학회 학술발표회 논문집 Vol.2014 No.11
본 논문에서는 무인기 항공전자시스템 MIL-STD-1553B 데이터 버스의 효율적인 설계와 데이터 부하 분석을 위해 비주기(AP) 메시지 송수신 주기를 동적으로 변경하여 통신 부하를 분석한 내용에 관하여 기술하였다. 현재 항공전자시스템을 구성하는 장비의 수는 임무요구사양에 따라 증가하고 있으며, 이에 따라 1553B 버스의 데이터양과 부하가 점차 증가하고 있다. 이에 MIL-STD-1553B 환경에서의 메시지 설계단계에서 인터페이스 통제 문서 및 메시지 구성 방안을 검토하여 ESICD(Electrical Signal Interface Control Document)의 효율적인 관리 및 분석을 위한, 1553B 메시지 관리 및 부하분석을 프로그램을 개발하여 항공전자시스템 설계 최적화에 적용하였다. This paper describes an efficient design of the MIL-STD-1553B Bus and data load analysis skill in UAV Avionic System by changing aperiodic messages transfer rates dynamically. Recent UAV Avionic Systems comprise more number of mission equipment with increased mission requirements and the communication load has increased in MIL-STD-1553B. So, it becomes necessary to make an efficient tool for handling complex interface documents and messages. In this paper, new 1553B message management and load analysis program is proposed and has been used in UAV avionics design optimization.
비행제어 컴퓨터의 Throughput 향상 및 Power-Interruption 대처 설계
이철(Cheol Lee),서준호(Joon-Ho Seo),함흥빈(Heung-Bin Ham),조인제(In-Je Cho),윤형식(Hyung-Sik Woon) 한국항공우주학회 2007 韓國航空宇宙學會誌 Vol.35 No.10
초음속 전투기급 비행제어 컴퓨터(FLCC)의 성능향상을 위해 프로세서(CPU) 및 CPU 보드의 형상이 변경되었으며, 하드웨어형상 확정 단계에서 정확한 실시간 처리량 예측이 필요하였다. 본 연구에서는 실시간 처리량 예측을 위한 실험적 방법이 시도되었다. 기존 FLCC를 정상 동작시키며 한 Sampling Time 동안 CPU(SMJ320C40) Address Bus 데이터를 획득 및 디코드하여 메모리별 접근 및 분기 횟수를 측정하였다. 측정된 데이터를 통해, 신규 FLCC CPU(SMJ320C601) Demo Board를 제작하여 정확한 실시간 처리량 예측시험을 수행하였으며, 시험결과를 통해 CPU-Memory Architecture를 조기에 변경할 수 있었다. 특히 설계 변경에 따른 문제점들 중의 하나인 Power- Interruption에 대한 비행 안정성 저하여부를 판단하기 위하여 HILS (Hardware-In-the Loop Simulator)를 통한 비행검증시험이 수행되었다. For the performance upgrade of a supersonic jet fighter, the processor and FLCC(Flight Control Computer) Architecture were upgraded from a baseline FLCC. Prior to the hardware implementation phase, the exact CPU throughput estimation is necessary. For this purpose, an experimental method for new FLCC throughput estimation was introduced in this study. While baseline FLCC operating, the CPU address bus was collected with logic analyzer, and then decoded to get the exact access times to each memory-memory and the number of program Instruction branches. Based on these data, a throughput test in CPU demo-board of the new FLCC configuration was performed. From test results, the CPU-Memory architecture was design-changed before FLCC hardware implementation phase. To check the flight stability degradation due to power-interrupt problem due to CPU-Memory architecture change, the piloted HILS (Hardware-In-the Loop Simulator) test was conducted.