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- 저자 : 최중호(Joongho Choi) (검색결과 24 건)
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효율적 버퍼 주파수 보상을 통한 LDO 선형 레귤레이터
최정수(Jungsu Choi),장기창(Kichang Jang),최중호(Joongho Choi) 대한전자공학회 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.11
본 논문은 낮은 출력 저항을 버퍼를 사용하여 주파수 보상을 수행한 LDO 선형 레귤레이터에 관한 것이다. 주파수 보상을 위해 제안하는 버퍼는 두 개의 shunt 피드백 루프를 사용하여 출력 저항을 최소화함으로써 이를 통해 LDO 선형 레귤레이터 전체의 부하 및 입력 전압에 따른 레귤레이션 성능을 개선할 수 있고 저전압에서도 낮은 출력 저항을 유지함으로 휴대기기 응용에 있어서도 적합하다. 또한 외부 디지털 제어를 통한 LDO 선형 레귤레이터의 출력 전압을 가변함으로써 외부 MCU와의 인터페이스를 개선하기 위한 기준 전압 제어 기법을 나타내었다. 구현된 LDO 선형 레귤레이터는 2.5V~4.5V의 입력 전압에 대하여 동작하며 최대 300㎃의 부하 전류를 0.6~3.3V의 출력 전압에 대하여 제공할 수 있다. This paper presents a low-dropout (LDO) linear regulator using ultra-low output impedance buffer for frequency compensation. The proposed buffer achieves ultra low output impedance with dual shunt feedback loops which makes it possible to improve load and line regulations as well as frequency compensation for low voltage applications. A reference control scheme for programmable output voltage of the LDO linear regulator is presented. The designed LDO linear regulator works under the input voltage of 2.5~4.5V and provides up to 300㎃ load current for an output voltage range of 0.6~3.3V.
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저항 센서를 위한 고해상도 저잡음 프로그래머블 저항 센싱 증폭기
최정열(Jungryoul Choi),박철규(Chulkyu Park),최중호(Joongho Choi) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.12
본 논문에서는 다양한 저항 센서를 위한 고해상도, 저잡음 특성을 갖는 프로그래머블 저항 센싱 증폭기를 제안한다. 제안한 증폭기는 두 개의 저항형 이득 증폭기와 완전 차동 저항형 이득 증폭기 및 두 개의 출력 버퍼로 구성된다. 저주파수 잡음과 오프셋을 제거하기 위해 chopping 기법을 적용하였고, 완전 차동 저항형 이득 증폭기에서는 저항 부정합에 의해 발생하는 CMRR 성능 저하를 방지하기 위해 채널 chopping 기법을 사용하였다. 센싱 증폭기를 통해 측정되어진 저항 값은 16-bit ADC에 의해 디지털 신호로 변환되고. DSP에서 저항 센서의 비선형성을 보정하기 위한 3차 보정 수식에 따라 보정된 저항 값을 출력한다. 측정된 input-referred 잡음 밀도는 32.5nV/√Hz이고, 3차 보정 수식에 따라 보정된 저항 값은 0.011%의 비선형 에러 성능을 보여준다. 제안한 저항 센싱 증폭기는 5V 1-폴리 4-메탈 CMOS 공정을 사용하여 제작되었다. A high-resolution low-noise programmable resistance sensing amplifier is proposed for various resistance sensors. It consists of two resistive gain amplifiers, a fully-differential resistive gain amplifier and two output buffers. Chopping scheme is adopted to eliminate low frequency noise and offset, and channel chopping in the fully-differential resistive amplifier is utilized for preventing performance degradation of CMRR. The measured resistance value is converted to digital data by the following 16-bit ADC and DSP outputs the calibrated resistance value resulted from the 3<SUP>rd</SUP> calibration equation, which can calibrate non-linearity of the resistance sensor. The input-referred noise density of 32.5nV/√Hz is measured and non-linear error of 0.011% is achieved by 3<SUP>rd</SUP> calibration equation. The proposed resistance sensing amplifier is implemented in 5V 1-poly 4-metal CMOS process.
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최정열(Jungryoul Choi),박철규(Chulkyu Park),최중호(Joongho Choi) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.12
본 논문에서는 캐패시턴스 센서의 정밀한 측정을 위한 고해상도, 저잡음 캐패시턴스 디지털 신호 변환기를 제안한다. 제안한 변환기는 캐패시턴스 센싱 증폭기, 16-bit 2차 Incremental ADC, 온도에 따라 변하는 입력 캐패시턴스 센서의 특성을 보정하기 위해 필요한 온도 센서와 캐패시턴스 센서의 비선형성을 보정하기 위한 DSP로 구성되었다. 또한, 제안된 변환기에서 센서의 선형성 보정을 검증하고, DC 잡음 성능 측정을 위한 테스트용 캐패시터 어레이가 구현되었다. 이를 통해 측정되어진 input-referred 잡음은 7.17aF의 성능을 보여준다. 제안한 변환기는 5V 1-폴리 4-메탈 CMOS 공정을 사용하여 제작되었다. A high-resolution low-noise capacitance to digital converter is proposed for high-precision measurement of capacitance sensor. It consists of capacitance sensing amplifier, 16-bit 2<SUP>nd</SUP>-order Incremental ADC, a temperature sensor needed to calibrate the characteristic variation of capacitance sensor as to temperature and DSP to calibrate non-linearity of the sensor. A capacitance array for test is implemented that is used to measure DC noise and verify calibration performance for non-linearity of the sensor. Performance of 7.17aF for the input-referred noise is achieved in the proposed capacitance to digital converter. It is implemented in 5V 1-poly 4-metal CMOS process.
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정재성(Jae-Seong Jeong),최중호(Joongho Choi) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6
Radiation durability of electronic components in the space environment is a very important performance. In the study, TID of COTS PMIC was verified. Co<SUP>60</SUP> radiation source was used. As a results, 158 krad durability for the LEO has been verified.
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병렬 광 신호 전송을 위한 250-Mbps 10-채널 CMOS 광 수신기 어레이의 설계
金鑛旿(Kwangoh Kim),崔正烈(Jungryoul Choi),盧成元(Sungwon Noh),林鎭業(Jinup Lim),崔仲鎬(Joongho Choi) 大韓電子工學會 2000 電子工學會論文誌-SC (System and control) Vol.37 No.6
본 논문에서 범용의 CMOS 트랜지스터 공정을 사용하여 250-Mbps 10-채널 CMOS 광 수신기 어레이 칩을 설계하였다. 이러한 광 수신기 어레이는 병렬 광 신호 전송 시스템의 성능을 결정하는 가장 중요한 블록이며 이를 CMOS 트랜지스터로 설계함으로써 낮은 단가의 시스템의 구현을 가능하게 하였다. 각 데이터 채널은 집적화 된 광 검출 소자 및 여러 단의 증폭기로 구성된 아날로그 프런트-엔드, D-FF (D-flip flop)과 칩 외부 구동기로 구성된 디지털 블록으로 구성되어 있다. 전체 칩은 광 수신기 어레이와 데이터의 동기식 복원을 위해 PLL (Phase-Lock Loop) 회로로 구성 되어있다. 설계한 광 수신기 어레이 칩은 0.65-㎛ 2-poly, 2-metal CMOS 공정을 사용하여 제작하였으며, 각 채널은 ±2.5V의 전원 전압에 대하여 330㎽의 소비 전력을 보였다. This paper describes design of a 250-Mbps 10-channel optical receiver array for parallel optical interconnection with the general-purpose CMOS technology. The optical receiver is one of the most important building blocks to determine performance of the parallel optical interconnection system. The chip in CMOS technology makes it possible to implement the cost-effective system also. Each data channel consists of analog front-end including the integrated photo-detector and amplifier chain, digital block with D-FF and off-chip driver. In addition, the chip includes PLL (Phase-Lock Loop) for synchronous data recovery. The chip was fabricated in a 0.65-㎛ 2-poly, 2-metal CMOS technology. Power dissipation of each channel is 330㎽ for ±2.5V supply.
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정지택(Jiteck Jung),윤범수(Beomsu Yun),최중호(Joongho Choi) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.1
본 논문에서 모바일 기기에 적용하는 DCM DC-DC 벅 변환기를 설계하였다. 이 변환기는 안정된 동작을 위한 보상기, PWM 로직과 파워 스위치로 구성되어 있다. 작은 하드웨어 폼-팩터를 얻기 위하여 칩 외부에서 사용하는 소자의 갯수를 최소화하여야 하며 이는 효율적인 주파수 보상과 디지털 스타트-업 회로로 구현하였다. 매우 작은 부하 전류에서 효율의 감소를 막기 위하여 버스트-모드 동작도 구현하였다. DCM 벅 변환기는 0.18um BCDMOS 공정으로 제작되었다. 2.8~5V의 입력전압 범위에 대하여 출력 전압 값은 외부 저항 소자를 사용하여 1.8V로 프로그램 되었다. 1MHz의 스위칭 주파수 및 100mA의 부하 전류에서 측정된 최대 효율은 92.6%이다. In this paper, a discontinuous-conduction mode (DCM) DC-DC buck converter is presented for mobile device applications. The buck converter consists of compensator for stable operations, pulse-width modulation (PWM) logic, and power switches. In order to achieve small hardware form-factor, the number of off-chip components should be kept to be minimum, which can be realized with simple and efficient frequency compensation and digital soft start-up circuits. Burst-mode operation is included for preventing the efficiency from degrading under very light load condition. The DCM DC-DC buck converter is fabricated with 0.18-um BCDMOS process. Programmable output with external resistors is typically set to be 1.8V for the input voltage between 2.8 and 5.0V. With a switching frequency of 1MHz, measured maximum efficiency is 92.6% for a load current of 100mA.
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