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디지털 주파수 보정과 지터 제거 기법을 적용한 2.5 Gb/s 버스트 모드 클럭 데이터 복원기
정재훈(Jae-Hun Jung),정연환(Yun-Hwan Jung),신동호(Dong Ho Shin),김용신(Yong Sin Kim),백광현(Kwang-Hyun Baek) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.7
본 논문에서는 2.5 Gb/s의 입력 데이터율을 가지는 버스트 모드(Burst-mode) 클럭 데이터 복원기(CDR: Clock and Data Recovery)를 제안한다. 제안된 버스트 모드 CDR에서는 입력 데이터율과 클럭 복원기의 개폐 전압제어발진기(GVCO: Gated Voltage Controlled Oscillator) 출력 주파수간의 불일치를 제거하기 위하여 디지털 주파수 보정 기법이 적용되었고, 또한 입력데이터로 인하여 발생하는 지터(Jitter)를 감소시키기 위하여 지터 제거 기법이 적용되었다. 제안된 버스트 모드 CDR은 0.11 μm CMOS 공정을 사용하여 설계되었고 루프필터를 제외한 회로 설계 면적은 0.125 mm²이며 전력 소모량은 94.5 mW이다. 포스트 레이아웃 시뮬레이션 결과, 제안된 회로를 통하여 복원된 데이터는 0.1 UI의 입력 지터 인가 시 14 ps의 peak-to-peak 지터를 가지며 최대 허용 CID(Consecutive Identical Digit)는 입력 데이터 지터가 없을 경우 2976 bits를 가진다. In this paper, 2.5 Gb/s burst-mode clock and data recovery(CDR) is presented. Digital frequency calibration scheme is adopted to eliminate mismatch between the input data rate and the output frequency of the gated voltage controlled oscillator(GVCO) in the clock recovery circuitry. A jitter rejection scheme is also used to reduce jitter caused by input data. The proposed burst-mode CDR is designed using 0.11 μm CMOS technology. Post-layout simulations show that peak-to-peak jitter of the recovered data is 14 ps with 0.1 UI input referred jitter, and maximum tolerance of consecutive identical digit(CID) is 2976 bits without input data jitter. The active area occupies 0.125 mm² without loop filter and the total power consumption is 94.5 mW.
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박일호 ( Park Il Ho ),정연환 ( Jung Yun Hwan ),장준호 ( Chang Chun Ho ) 한국구조물진단유지관리공학회 2022 한국구조물진단유지관리공학회 학술발표대회 논문집 Vol.26 No.2
전세계적으로 발생하는 지진으로 인하여 기존 건설된 RC 구조물의 보수·보강에 관한 연구가 지속적으로 되어지고 있다. 구조물의 취약한 기둥부재에 발생하는 전단파괴를 FRP(Fiber-Reinforced Polymer)를 활용하여 기존 소성힌지영역에 FRP sheet를 통한 Wrapping보강의 경우 기둥과 기초와의 연결부에서 파괴가 발생하고 있어 구조부재에서 연성파괴가 제한되므로 앵커와 섬유를 결합한 하이브리드 앵커를 활용한 정착강도와 부착강도 시험을 통하여 FRP Sheet만을 이용한 보강보다 연성능력을 증진효과가 나타날 것으로 보인다.
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