V-ROI를 이용한 고효율 실시간 차선 인식 알고리즘

이찬호,Lee, Chanho 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

자동차가 IT 기술과 융합되면서 편의성과 안전성 그리고 성능이 좋아지고 있다. 이와 관련하여 최근 자동차의 주행시 안전 및 주변 환경과 관련된 정보를 제공하기 위한 많은 알고리즘이 연구되고 있으며 차선 인식 또한 그 중 하나이다. 본 논문에서는 입력된 영상에서 차선 경계선을 인식한 뒤 ROI를 경계선 주변으로 제한하여 연산량을 줄이는 알고리즘을 제안한다. 제안된 알고리즘에서는 선처리 과정을 통해 차선 경계선으로 추정되는 영역의 주변만을 ROI로 지정하는 V-ROI를 이용하여 연산 영역을 줄이고 이를 통해 연산량과 연산 시간을 줄인다. 또한 차선 인식의 경우 고해상도의 영상이 필요하지 않으므로 입력 영상을 축소하여 차선 인식 알고리즘을 적용하는 방법을 통하여 영상의 해상도에 관계없이 연산량을 비슷하게 유지할 수 있다. 제안한 알고리즘을 C++와 OpenCV 라이브러리를 이용하여 구현하였으며 초당 30 프레임 이상을 처리하는 실시간 동작을 확인하였다. Information technology improves convenience, safety, and performance of automobiles. Recently, a lot of algorithms are studied to provide safety and environment information for driving, and lane detection algorithm is one of them. In this paper, we propose a lane detection algorithm that reduces the amount of calculation by reducing region of interest (ROI) after preprocessing. The proposed algorithm reduces the area of ROI a lot by determining the candidate regions near lane boundaries as V-ROI so that the amount of calculation is reduced. In addition, the amount of calculation can be maintained almost the same regardless of the resolutions of the input images by compressing the images since the lane detection algorithm does not require high resolution. The proposed algorithm is implemented using C++ and OpenCV library and is verified to work at 30 fps for realtime operation.

개선된 PPHT를 이용한 선분 인식 알고리즘

이찬호,문지현,응웬 두이 풍,Lee, Chanho,Moon, Ji-hyun,Nguyen, Duy Phuong 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.1

영상 인식에서 널리 이용되는 PPHT(Progressive Probability Hough Transform)는 직선을 정확하게 인식하는 우수한 알고리즘이나 원본 영상이 선명하지 않거나 복잡하여 잡음 성분이 많은 경우 인식률이 감소하는 문제가 있다. 이러한 문제를 해결하기 위해 잡음에 강하고 손상된 가장자리 패턴을 복구하며 직선을 인식하는 개선된 PPHT 방식을 제안한다. 제안하는 알고리즘은 픽셀 단위로 직선을 추적하고 검증하여 선분을 검출하는 방식으로 잡음의 영향을 최소화하고 손상된 가장자리 패턴을 일정 범위 내에서 복구하여 인식률을 증가시켰다. 제안한 알고리즘을 차선 인식에 적용하여 직선의 오인식률을 30% 이상 감소시키고 선분 인식률이 15%까지 증가함을 확인하였다. The detection rate of Progressive Probability Hough Transform(PPHT) is decreased when a lot of noise components exist due to an unclear or complex original image although it is quite a good algorithm that detects line segments accurately. In order to solve the problem, we propose an improved line detecting algorithm which is robust to noise components and recovers slightly damaged edges. The proposed algorithm is based on PPHT and traces a line segments by pixel and checks of it is straight. It increases the detection rate by reducing the effect of noise components and by recovering edge patterns within a limited pixel size. The proposed algorithm is applied to a lane detection method and the false positive detection rate is decreased by 30% and the line detection rate is increased by 15%.

기획특집 2-생균제에 거는 기대

이찬호,Lee, Chan-Ho 한국단미사료협회 2006 피드저널 Vol.4 No.4

이중 채널 파이프라인 구조의 H.264용 고성능 보간 연산기 설계

이찬호,Lee, Chan-Ho 한국전기전자학회 2009 전기전자학회논문지 Vol.13 No.4

비디오 압축 코덱으로 널리 이용되는 H.264 표준의 움직임 보상기는 디코더에서 가장 복잡하고 연산시간이 많이 소모되는 유닛이다. 이러한 움직임 보상기의 성능을 결정하는 연산기가 보간 연산기(interpolator)이다. 1/4 보간 연산을 위해 휘도 픽셀은 6 탭 FIR 필터 연산이, 색차 픽셀은 2 탭 FIR 필터 연산이 필요하다. 본 논문에서는 이러한 복잡한 연산을 효과적으로 수행하는 고성능 보간 연산기 구조를 제안한다. 제안하는 구조는 이중 채널과 파이프라인 방식의 연산기로 구성되고 정수, 1/2, 1/4 보간 연산을 모두 수행할 수 있다. 연산기는 복잡도를 줄이기 위해 덧셈기와 쉬프터만으로 구성되면서도 반올림 오차가 전파되지 않도록 하여 연산결과의 정확도를 유지할 수 있다. 또한 보간 연산기의 구조는 연산기의 수를 조절하여 성능과 면적을 조절할 수 있다. 제안된 구조에 따라 휘도 및 색차 데이터를 위한 보간 연산기를 각각 Verilog-HDL을 이용하여 설계하여 동작과 성능을 검증하였다. The motion compensation is the most time-consuming and complex unit in the H.264 decoder. The performance of the motion compensation is determined by the calculation of pixel interpolation. The quarter-pixel interpolation is achieved using 6-tap horizontal or vertical FIR filters for luminance data and bilinear FIR filters for chroma data. We propose the architecture for interpolation of luminance and chroma data in H.264 decoders. It is composed of dual-channel pipelined processing elements and can interpolate integer-, half- and quarter-pixel data. The number of the processing cycles is different depending on the position. The processing elements are composed of adders and shifters to reduce the complexity while the accuracy of the pixel data are maintained. We design interpolators for luminance and chroma data using Verilog-HDL and verify the function and performance by implementing using an FPGA.

TiFe 공정합금의 미소합금 첨가에 따른 미세구조 변화 및 기계적 물성

이찬호,조재혁,문상철,김정태,여은진,김기범,Lee, Chan Ho,Jo, Jae Hyuk,Mun, Sang Chul,Kim, Jung Tae,Yeo, Eun Jin,Kim, Ki Buem 한국재료학회 2012 한국재료학회지 Vol.22 No.11

Recently, ultrafine grained (ufg, typically 100 > d > 500 nm) Ti-Fe eutectic materials have been highlighted due to their extraordinarily high strength and good abrasion resistance compared to conventional coarse grained (cg, d > $1{\mu}m$) materials. However, these materials exhibit limited plastic strain and toughness during room temperature deformation due to highly localized shear strain. Several approaches have been extensively studied to overcome such drawbacks, such as the addition of minor elements (Sn, Nb, Co, etc.). In this paper, we have investigated the influence of the addition of Gd and Y contents (0.3-1.0 at.%) into the binary Ti-Fe eutectic alloy. Gd and Y are chosen due to their immiscibility with Ti. Microstructural investigation reveals that the Gd phase forms in the eutectic matrix and the Gd phase size increases with increasing Gd content. The improvement of the mechanical properties is possibly correlated to the precipitation hardening. On the other hand, in the case of Ti-Fe-Y alloys, with increasing Y contents, primary phases form and lamellar spacing increases compared to the case of the eutectic alloy. Investigation of the mechanical properties reveals that the plasticity of the Ti-Fe-Y alloys is gradually improved, without a reduction of strength. These results suggest that the enhancement of the mechanical properties is closely related to the formation of the primary phase.

고속 메모리의 전송선 지연시간을 적응적으로 반영하는 메모리 제어기 구조

이찬호,구교철,Lee, Chanho,Koo, Kyochul 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.2

고속의 동작 주파수를 갖는 메모리 제어기를 설계하여 PCB에서 고속 메모리와 통신을 할 경우 연결선의 길이와 배치에 따라 데이터가 전달되는 시간이 달라진다. 따라서 메모리 제어기를 설계한 뒤 PCB 상에서 메모리와 연결하여 동작시킬 때마다 이러한 지연시간이 달라져 제어기의 입출력 회로를 다시 설계하거나 초기화시 내부 설정을 바꾸어 주어야 한다. 본 논문에서는 이러한 문제를 해결하기 위해 제어기 내부에 초기화 단계에서 메모리에 테스트 패턴을 쓰고 읽으며 지연시간을 측정하고 적응적으로 지연시간을 고려한 입출력 회로를 구성하는 학습 방법을 제안한다. 제안한 학습 방법에서는 테스트 패턴을 쓰고 최소 시간 단위로 데이터를 읽는 타이밍을 바꾸어 가며 차례로 읽기를 시도하여 테스트 패턴이 정확히 읽히는 타이밍을 기억하여 초기화가 끝난 뒤 정상 동작을 시작하였을 때 학습 결과를 반영하여 메모리 접근을 시도한다. 제안한 학습 방법을 이용하면 PCB에 새로운 시스템을 구성하여도 초기화시 지연시간을 새로 설정하므로 제어기와 메모리의 통신 지연 문제를 해결할 수 있다. 제안한 방식은 고속의 SRAM, DRAM, 플래시 메모리 등에 사용 가능하다. The delay times due to the propagating of data on PCB depend on the shape and length of interconnection lines when memory controllers and high speed memories are soldered on the PCB. The dependency on the placement and routing on the PCB requires redesign of I/O logic or reconfiguration of the memory controller after the delay time is measured if the controller is programmable. In this paper, we propose architecture of configuring logic for the delay time estimation by writing and reading test patterns while initializing the memories. The configuration logic writes test patterns to the memory and reads them by changing timing until the correct patterns are read. The timing information is stored and the configuration logic configures the memory controller at the end of initialization. The proposed method enables easy design of systems using PCB by solving the problem of the mismatching caused by the variation of placement and routing of components including memories and memory controllers. The proposed method can be applied to high speed SRAM, DRAM, and flash memory.

고속 교통표시판 인식 알고리즘

이찬호,Lee, Chanho 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

자동차가 IT 기술과 융합되면서 편의성과 안전성 그리고 성능이 좋아지고 있다. 이와 관련하여 최근 자동차의 주행시 안전 및 주변 환경과 관련된 정보를 제공하기 위한 많은 알고리즘이 연구되고 있으며 교통표지판 인식 또한 그 중 하나이다. 교통표지판 인식은 안전 운전에 필요한 중요한 정보를 제공해 준다. 본 논문에서는 연산 시간 감소에 중점을 두어 교통표지판을 탐지하고 판별하는 인식 알고리즘을 제안한다. 제안한 알고리즘에서는 색상 임계값을 이용하여 교통표지판 후보를 분할하고 다각형 근사법을 이용하여 적절한 다각형을 찾는다. 이렇게 찾은 패턴에 대해 SURF와 ORB 알고리즘을 이용하여 데이터베이스와 비교하여 교통표지판을 식별한다. Information technology improves convenience, safety, and performance of automobiles. Recently, a lot of algorithms are studied to provide safety and environment information for driving, and traffic sign recognition is one of them. It can provide important information for safety driving. In this paper, we propose a method for traffic sign detection and identification concentrating on reducing the computation time. First, potential traffic signs are segmented by color threshold, and a polygon approximation algorithm is used to detect appropriate polygons. The potential signs are compared with the template signs in the database using SURF and ORB feature matching method.

사료용 생균제 산업 발전 방향 - 사료용 생균제 산업 발전 방향

이찬호,Lee, Chan-Ho 한국단미사료협회 2004 사료산업 Vol.2 No.6

Probiotics란 그리스어로 "for life"를 의미하며, 우리말로는 "생균제"에 해당하는 단어라고 할 수 있다. 생균제라는 용어(Lilley와 Stiiwell, 1965)는 다른 생물의 성장을 억제하는 미생물이라 하여 정확히 항생제의 반대되는 개념으로 사용된 이후, 1989년 Fuller는 probiotics란 장내 미생물 균형을 개선함으로써 숙주동물을 위해 이롭게 작용하는 살아있는(viable) 미생물 사료 첨가제라 하여 살아있음의 의미를 강조하였다. (중략)

곡사포탄의 방출장약에 따른 방출특성 연구

이찬호(Chanho Lee),이봉주(Bongju Lee),오민석(Minseok Oh),이상준(Sangjun Lee),박성우(Sungwoo Park) 한국추진공학회 2019 한국추진공학회 학술대회논문집 Vol.2019 No.5

XSNP: 고성능 SoC 버스를 위한 확장된 SoC 네트워크 프로토콜

이찬호(Chanho Lee),이상헌(Sanghun Lee),김응섭(Eung-Sup Kim),이혁재(Hyuk-Jae Lee) 한국정보과학회 2006 정보과학회논문지 : 시스템 및 이론 Vol.33 No.8

최근, SoC 설계연구가 활발히 진행되고 있으며, 하나의 시스템에 보다 많은 수의 IP가 포함되고 있다. 많은 IP간의 효율적인 통신과 재사용율을 높이기 위해 다양한 프로토콜과 버스 구조들이 연구되고 있다. 기존의 공유 버스 구조의 문제점을 해결하기 위해 제안된 SNP(SoC Network Protocol)와 SNA(SoC Network Architecture)는 각각 peer-to-peer 방식의 프로토콜과 버스 구조이다. 한편 AMBA AHB는 대규모 SoC 시스템에 다소 부적절한 구조를 가짐에도 불구하고 산업 표준으로 자리매김 해왔다. 따라서 기존의 많은 IP들이 AMBA 인터페이스를 가지고 있으나 SNP와는 프로토콜과 완벽하게 호환되지 않는 문제점을 가지고 있다. 기존의 IP들의 인터페이스를 SNP로 바꾸기 전까지는 새로 제안된 버스 구조에서도 AMBA AHB와의 호환성을 완전히 배제할 수가 없다. 본 논문에서는 기존의 SNP가 확장된 XSNP(extended SNP) 스펙과 SNA 기반 시스템에서 이를 지원하는 SNA 컴포넌트를 제안한다. AMBA AHB와 SNP 사이의 프로토콜 변환을 지원하기 위해서 기존 SNP의 페이즈를 1 비트 확장하여 새로운 8개의 페이즈를 추가하였다. 따라서 AMBA 호환 가능한 IP는 SNP를 통해 성능 감쇠 없이 AHB-to-XSNP 변환기를 통해 통신할 수 있다. 또한 이러한 확장 방법은 AMBA AHB 뿐 아니라 SNP와 다른 버스 프로토콜 사이의 신호 변환에도 이용하여 SNP의 유연성과 성능을 향상시킬 수 있다. 제안된 구조의 검증/평가를 위해 다양한 시뮬레이션을 수행하였으며, AMBA AHB와의 호환성에 있어 문제가 없다는 것을 검증하였다. In recent years, as SoC design research is actively conducted, a large number of IPs are included in a system. Various bus protocols and bus architectures are designed to increase IP reusability. Among them, the AMBA AHB became a de facto standard although it is somewhat inadequate for a large scale SoC. We proposed SNP and SNA, high performance on-chip-bus protocol and architecture, respectively, to solve the problem of the conventional shared buses. However, it seems to be imperative that the new on-chip-bus system support AMBA-compatible IPs for a while since there are a lot of IPs with AMBA interface. In this paper, we propose an extended SNP specification and a corresponding SNA component to support ABMA-compatible IPs used in SNA-based system. We extend the phase of the SNP by 1 bit to add new 8 phases to support communication based on AMBA protocol without penalty of elongated cycle latency. The AHB-to-XSNP converter translates the protocol between AHB and SNP to attach AMBA-compatible IPs to SNA based system. We show that AMBA IPs can communicate through SNP without any degradation of performance using the extended SNP and AHB-to-XSNP converter.