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대역확산 시스템에서 확산 부호의 동기추적을 위한 비코히어런트 TDL의 설계 및 구현
송문규 圓光大學校 1995 論文集 Vol.30 No.2
대역확산 시스템에서 확산부호와 결합된 정보를 복구하기 위해서 수신기는 확산 부호 시퀸스를 알고 있어야 하며, 국부 부호 발생기를 전송된 시퀸스와 동기시켜야 할 뿐 아니라 그동기를 유지하는 기능이 요구된다. 전송된 시퀸스의 위상이나 주파수의 변화에도 불구하고 확산부호에 대한 동기를 유지하는 과정을 동기추적이라 하며, 이를 위한 두 가지의 기본적인 기법에는 지연동기 루프와 타우 진동 루프가 있다. 본 논문에서는 하드웨어의 단순성이나 채널간의 평형성 등의 관점에서 타우진동 루프에 대해 고찰한다. 타우진동 루프를 설계하고 구현하였으며, 시간오차 판별기 S 곡선을 측정함으로써 동작을 확인하였다. In order to recover the information combined with the spreading sequence in the spread spectrum system, the receiver should know the spreading sequence, syncronize its local code generator with the transmitted sequence, and mantain the synchonization. Code tracking is the process of maintaining the synchronization despite of the changes in phase or frequency of the transmitted sequence. Two basic techniques for tracking the incoming spreading code are the delay locked loop and the tau dither loop. In this paper, the tau dither loop is considered from the point of the hardware simplicity and the channel balance. The design and realization of the tau dither loop is described and the operation of the implemented loop is identified by measuring the timing error discriminator S curve.
BWA 시스템에서 적응형 버스트 프로파일링을 위한 MAC과 PHY 계층 간 인터페이스의 VLSI 설계
송문규,공민한 대한전자공학회 2005 電子工學會論文誌-TC (Telecommunications) Vol.42 No.1
고속 데이터 전송에 대한 요구가 높아질수록 고속 처리에 대한 요구가 증가하게 되고, 그 결과 통신 시스템에서 하드웨어 구현의 범위가 더 확장되고 있다. 본 논문에서 고려하는 802.16 표준을 기반으로 설계된 BWA 시스템에서는 전송할 MAC PDU를 생성하기 위해 필요한 정보를 생성하는 MAC 계층의 상위부는 소프트웨어에 의해 처리하고, 이 정보를 받아서 MAC PDU를 생성하는 단계부터 실제 전송이 이루어지는 모뎀은 하드웨어에 의해 구현한다. 본 논문에서는 MAC과 PHY 계층 간의 효율적인 메시지 전달을 수행하는 인터페이스 하드웨어를 설계한다. 이 회로는 전송수렴 부계층(transmission convergence sublayer; TC)을 포함한 다음의 기능을 수행한다. (1) MAC PDU(protocol data unit)와 TC PDU 간의 포맷팅, (2) RS 부호화 또는 복호화, (3) DL MAP과 UL MAP을 해석하여 전송 슬롯과 버스트 프로파일의 변조 기법에 맞추어 상향 링크와 하향 링크의 트래픽을 제어하고, 모뎀에 그 정보에 대한 제어 신호를 제공하는 기능을 수행한다. 이외에도 가입자국에는 경쟁 방식의 메시지 전송시 충돌을 피하기 위해 TBEB(truncated binary exponential backoff) 알고리즘을 수행하는 블록이 포함된다. 이상의 모든 기능들을 수행하는 VLSI 구조를 VHDL에 의해 구현 및 검증하였다. The range of hardware implementation increases in communication systems as high-speed processing is required for high data rate. In the broadband wireless access (BWA) system based on IEEE standard 802.16 the functions of higher part in the MAC layer to provide data needed for generating MAC PDU are implemented in software, and the tasks from formatting MAC PDUs by using those data to transmitting the messages in a modem are implemented in hardware. In this paper, the interface hardware for efficient message exchange between MAC and PHY layers in the BWA system is designed. The hardware performs the following functions including those of the transmission convergence(TC) sublayer; (1) formatting TC PDU(protocol data unit) from/to MAC PDU, (2) Reed-Solomon(RS) encoding/decoding, and (3) resolving DL MAP and UL MAP, so that it controls transmission slot and uplink and downlink traffic according to the modulation scheme of burst profile. Also, it provides various control signal for PHY modem. In addition, the truncated binary exponential backoff (TBEB) algorithm is implemented in a subscriber station to avoid collision on contention-based transmission of messages. The VLSI architecture performing all these functions is implemented and verified in VHDL.
비터비 알고리즘을 이용한 r=1/3, K=9 콘벌루션 복부호기의 설계
송문규,원희선,박주연 한국통신학회 1999 韓國通信學會論文誌 Vol.24 No.7
채널의 영향으로 수신 데이터에서 발생한 에러를 정정할 수 있는 부호율 ${\gamma}$=1/3이고 구속장 K=9인 콘벌루션 코덱 칩을 간략한 회로에 주안점을 두고 VLSI 설계한다. 복호기에서는 3비트 연성판정을 이용한 비터비 알고리즘이 사용된다. 정보 데이터의 정정과 저장을 위해서는 45단의 레지스터 교환 방식을 채택하였다. 회로의 설계시 VHDL 언어를 이용하였고, 회로의 시뮬레이션과 합성을 위해 Synopsys사의 Design Analysis와 VHDL 시뮬레이터를 사용하였다. 이 칩은 ENCODER, ALIGN, BMC, ACS, SEL_MIN 및 REG_EXCH 블럭으로 구성된다. 회로의 동작은 여러 가지 에러 상황을 가정하여 논리 시뮬레이션을 통해 검증하였고, 합성 후 타이밍 시뮬레이션 결과 325.5Kbps의 정보 데이터까지 부호 및 복호가 가능하였으며, 외부 메모리부를 제외하면 총 6,894 게이트가 소요되었다. In this paper, a VLSI design of the convolutional codec chip of code rate r=l/3, and constraint length K=9 is presented, which is able to correct errors of the received data when transmitted data is corrupted in channels. The circuit design mainly aimed for simple implementation. In the decoder, Viterbi algorithm with 3-bit soft-decision is employed. For information sequence updating and storage, the register exchange method is employed, where the register length is 5$\times$K(45 stages). The codec chip is designed using VHDL language and Design Analyzer and VHDL Simulator of Synopsys are used for simulation and synthesis. The chip is composed of ENCODER block, ALIGN block, BMC block, ACS block, SEL_MIN block and REG_EXCH block. The operation of the codec chip is verified though the logic simulations, where several error conditions are assumed. As a result of the timing simulation after synthesis, the decoding speed of 325.5Kbps is achieved, and 6,894 gates is used.