RTP 기반의 H.263 스트리밍 시스템 구현

박일환(Ilhwan Park),차호정(Hojung Cha),김혁만(Hyeokman Kim) 한국정보과학회 1998 한국정보과학회 학술발표논문집 Vol.25 No.2Ⅲ

본 논문에서는 H.263 비디오 코덱을 사용한 인터넷 스트리밍 서버와 클라이언트의 구현을 기술한다. 서버와 클라이언트간의 데이타 전송은 RTP 실시간 프로토콜을 사용하여 이루어진다. 스트리밍 서버는 저장된 H.263화일 또는 입력받은 비디오를 실시간으로 H.263으로 엔코딩하여 멀티캐스팅하고, 클라이언트는 멀티캐스트 세션에 접속하여 서버가 전송한 H.263 데이타를 받아 실시간으로 디코딩한다.

H.263 / G.723.1을 이용한 인터넷 스트리밍 시스템 구현

박일환(Ilhwan Park),차호정(Hojung Cha) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.1A

본 논문에서는 H.263/G.723.1을 사용한 인터넷 스트리밍 시스템의 구현에 대해 기술한다. 서버는 저장되어 있는 미디어를 사용자의 요구에 따라 스케쥴링과 사용자 수용제어정책을 통해 RTP 패킷화하여 전송하고, 클라이언트에서는 전송된 비디오와 오디오 RTP 패킷을 동기화하여 재생한다. Windows NT상의 실시간 우선순위 쓰레드 계층에서 동작하는 서버는 다수의 클라이언트의 요구를 효과적으로 처리한다.

H.263과 G.723.1에 기반한 인터넷 화상회의 시스템

박일환(Ilhwan Park),차호정(Hojung Cha) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.2Ⅲ

본 논문에서는 H.263과 G.723.1을 이용한 인터넷 화상회의 시스템의 구현을 기술한다. 시스템은 회의요청자의 요구에 대한 처리를 담당하는 프로세스와 미디어를 압축하여 전송하는 송신부, 그리고 상대방이 전송한 미디어를 복원하여 재생하는 수신부로 구성된다. 비디오와 오디오의 엔코더 및 디코더 모듈들은 소프트웨어 콤포넌트로 구현되어 다양한 스트리밍 시스템의 개발에 사용될 수 있다. 또한,IP 멀티캐스트, TCP/UDP등의 프로토콜을 지원하여 다양한 형태의 회의를 가능하게 한다.

자바를 이용한 VOD 클라이언트 구현

박일환(Ilhwan Park),차호정(Hojung Cha) 한국정보과학회 1998 한국정보과학회 학술발표논문집 Vol.25 No.1A

본 논문은 자바언어를 이용한 플랫폼 독립적인 VOD 클라이언트의 구현을 기술한다. VOD 시스템은 웹을 이용한 사용자 인터페이스, 실시간으로 클라이언트로 데이터를 전송하는 서버, 전송받은 미디어를 재생하는 클라이언트로 구성된다. 클라이언트는 썬사에서 발표한 멀티미디어 API 패키지인 Java Media Framework를 사용하여 구현하였고, 사용자 인터페이스 Swing 패키지를 사용하였다. 클라이언트는 스트리밍 방식에 기반한 통신구조를 가진다.

유한체 GF(2ⁿ) 위의 고속 연산 방법

박일환(Ilhwan Park),임종인(Jongin Lim),조인호(Inho Cho),이상진(Sangjin Lee) 한국정보보호학회 1995 정보보호학회논문지 Vol.5 No.2

상용 FPGA 클러스터 시스템 기반의 최적화된 DES 코어 설계

정은구(Eun-Gu Jung),박일환(IlHwan Park) 한국정보보호학회 2011 정보보호학회논문지 Vol.21 No.2

기존의 FPGA기반 DES 전수조사 시스템은 비용대비 높은 성능을 가지고 있으나, 단일 FPGA에서 DES 알고리즘의 최적화 설계에 대한 연구는 미흡하다. 본 논문에서는 77개 Xilinx Virtex5-LX50 FPGA로 구성된 상용 FPGA 클러스터 시스템의 단일 FPGA에 최적화된 하드웨어 DES를 제안한다. 이를 위해서 DES 코어의 파이프라인 수, DES 코어 수, DES 코어의 동작 주파수 등에 따른 설계 공간 탐색을 수행하여 단일 FPGA에 333MHz로 동작하는 16개의 DES 코어를 집적했다. 또한, 각 FPGA에 공급되는 전력의 제한으로 인한 성능 하락을 줄이기 위해서 저전력 설계를 적용하여 333MHz로 동작하는 8개의 DES 코어를 집적했다. 제안된 DES을 상용 시스템에 적용할 경우, 각각 최대 2.03일과 4.06일안에 DES 키를 찾을 수 있을 것으로 판단된다. The previous FPGA cluster systems for a brute force search of DES keyspace have showed cost efficient performance, but the research on optimized implementation of the DES algorithm on a single FPGA has been insufficient. In this paper, the optimized DES implementation for a single FPGA of the commercial FPGA cluster system with 77 Xilinx Virtex5-LX50 FPGAs is proposed. Design space exploration using the number of pipeline stages in a DES core, the number of DES cores and the maximum clock frequency of a DES core is performed which leads to integrating 16 DES cores running at 333MHz. Also low power design is applied to reduce the loss of performance caused by limitation of power supply on each FPGA which results in fitting 8 DES cores running at 333MHz. When the proposed DES implementations would be used in the FPGA cluster system, it is estimated that the DES key would be found at most 2.03 days and 4.06 days respectively.

금융IC카드에 대한 부채널분석공격 취약성 분석

김창균(ChangKyun Kim),박일환(IlHwan Park) 한국정보보호학회 2008 정보보호학회논문지 Vol.18 No.1

현재 국내에서는 IC카드를 이용하여 차세대 주민등록증, 금융IC카드 및 행정기관IC카드의 개발이 빠르게 진행되고 있다. 하지만 대량수요로 인한 원가절감을 위해 저가형 IC카드가 이용될 것으로 예상되며 이러한 저가형 IC카드의 경우 부채널분석공격에 매우 취약할 것으로 예측된다. 본 논문에서는 IC카드의 부채널분석공격 취약성을 조사하기 위해 현재 사용되고 있는 금융IC카드를 대상으로 차분전력분석공격을 실험해 보았다. 실험결과 100개의 소비전력파형으로도 차분전력분석공격을 성공할 수 있었으며 이를 통해 계좌비밀번호를 암호화하는데 사용되는 IC카드의 마스터키를 알아낼 수 있었다. The development of next-generation resident registration cards, financial IC cards and administrative agency IC cards based on a smart card is currently coming out in Korea. However, the low-price IC cards without countermeasures against side channel analysis attacks are expected to be used for cost reduction. This paper has investigated the side channel resistance of financial IC cards that are currently in use and have performed DPA attacks on the financial IC cards. We have been able to perform successful DPA attacks on these cards by using only 100 power measurement traces. From our experiment results, we have been able to extract the master key used for encryption of a count PIN number.

64-비트 프로세서에서 AES 고속 구현

정창호(Changho Jung),박일환(Ilhwan Park) 한국정보보호학회 2008 정보보호학회논문지 Vol.18 No.a6

본 논문은 최근 많이 사용되는 64-비트 프로세서인 Intel Core2 프로세서와 AMD Athlon64 프로세서에서 AES 알고리즘을 고속 구현하는 기법을 제시한다. 먼저 EM64T 아키텍처의 Core2 프로세서는 메모리 접근 명령어 처리 효율이 연산명령어 처리 효율보다 떨어진다. 때문에 메모리 접근 명령어의 비율이 높게 구성된 기존 AES 구현기법은 메모리 병목현상이 발생된다. 이에 메모리 접근 명령어 비율을 낮춘 부분 라운드키 기법을 제시한다. ECB 모드로 구현한 결과 Core2Duo 3.0 Ghz 프로세서에서 185 cycles/block, 2.0 Gbps의 성능을 보여주었다. 이 결과는 가장 빠르다고 알려진 bernstein 코드보다 35 cycles/block 빠르다. 한편 AMD64 아키텍처의 Athlon64 프로세서에서는 명령어 디코딩 과정에서 발생하는 병목현상을 제거하므로써 속도를 향상시켰다. 그 결과 Athlon64 프로세서에서 170 cycles/block의 성능을 나타났다. 이는 가장 빠르다고 알려진 Matsui의 비공개 코드와 성능이 동일하다. This paper suggests a new way to implement high speed AES on Intel Core2 processors and AMD Athlon64 processors, which are used all over the world today. First, Core2 Processors of EM64T architecture's memory-access-instruction processing efficiency are lower than calculus-instruction processing efficiency. So, previous AES implementation techniques, which had a high rate of memory-access-instruction, could cause memory-bottleneck. To improve this problem we present the partial round key techniques that reduce the rate of memory-access-instruction. The result in Intel Core2Duo 3.0 Ghz Processors show 185 cycles/block and 2.0 Gbps's throughputs in ECB mode. This is 35 cycles/block faster than bernstein software, which is known for being the fastest way. On the other side, in AMD64 processors of AMD64 architecture, by removing bottlenecks that occur in decoding processing we could improve the speed, with the result that the Athlon64 processor reached 170 cycles/block. The result that we present is the same performance of Matsui's unpublished software.

하드웨어 마스킹 대응기법에 대한 고차 차분부채널분석 공격

김창균(ChangKyun Kim),박일환(IlHwan Park),유형소(HyungSo Yoo) 한국정보보호학회 2007 정보보호학회논문지 Vol.17 No.5

본 논문에서는 기존에 제시된 다양한 고차 차분부채널분석 공격기법에 대해 살펴본다. 하드웨어로 구현된 마스킹 기법에서 두 개의 마스킹된 중간 값이 병렬로 처리되는 경우 기존의 공격기법에 문제가 있음을 실험적으로 보이고, 이를 해결하기 위해 효율적이며 간단한 사전처리함수를 제안한다. 제안된 사전처리함수를 이용한 2차 DPA 공격과 DEMA 공격 결과, 마스킹 대응기법에 대한 2차 차분부채널분석 공격이 매우 위협적인 공격임을 실험적으로 검증할 수 있었다. In this paper, we investigate the several different types of higher-order differential side channel analysis (DSCA) attacks. We present that some of exiting higher-order DSCA attacks have some practical problem applying to two masked intermediate values being parallel processed. In order to solve this problem we propose a new higher-order DSCA attack using an efficient and simple preprocessing function. Using the proposed preprocessing function we clearly show that 2nd-order DSCA attacks are still a practical threat for masked hardware implementations.

주성분 분석을 이용한 전력 분석 공격의 성능 향상

김희석(HeeSeok Kim),김현민(Hyunmin Kim),박일환(IlHwan Park),김창균(ChangKyun Kim),류희수(Heuisu Ryu),박영호(Young-Ho Park) 한국정보보호학회 2010 정보보호학회논문지 Vol.20 No.6

최근, 전력 분석 공격의 성능 향상을 위해 다양한 신호 처리 기술에 대한 연구가 진행되고 있다. 그 중 신호 압축기술은 전력 분석 공격 시 소요되는 연산시간을 상당히 단축할 수 있음에도 불구하고 신호 정렬, 잡음 제거 기술에 비해 연구가 미비한 실정이다. 기존의 신호 압축 기술은 신호의 특성을 제대로 고려하지 않아 오히려 전력 분석의 성능을 저하시킬 수 있다. 본 논문에서는 전력 신호의 특성을 고려하여 원신호의 의미있는 성분이 최대한 손실되지 않는 주성분 분석 기반의 신호 압축 기술을 제안한다. 또한 기존 방법과 제안하는 압축 기술의 실험적인 분석을 통해 각 압축 기술의 전력 분석 공격 성능을 비교한다. In the recent years, various researches about the signal processing have been presented to improve the performance of power analysis. Among these signal processing techniques, the research about the signal compression is not enough than a signal alignment and a noise reduction; even though that can reduce considerably the computation time for the power analysis. But, the existing compression method can sometimes reduce the performance of the power analysis because those are the unsophisticated method not considering the characteristic of the signal. In this paper, we propose the new PCA (principal component analysis)-based signal compression method, which can block the loss of the meaningful factor of the original signal as much as possible, considering the characteristic of the signal. Also, we prove the performance of our method by carrying out the experiment.