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- 저자 : 정은구(Eun-Gu Jung) (검색결과 5 건)
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도선의 전송지연을 최소화하기 위한 데이터 초기화에 기반한 단일선 4 - 위상 프로토콜
정은구(Eun-Gu Jung),이동익(Dong-Ik Lee),노명찬(Myung-Chan Roh) 한국정보과학회 2001 한국정보과학회 학술발표논문집 Vol.28 No.2Ⅲ
VLSI칩 내부에서 길이가 긴 도선을 통해서 데이터를 보낼 때, 누화(crosstalk)의 영향으로 데이터 값에 따라 지연시간이 변한다. 그리고 지연시간이 변화폭도 CMOS공정이 초미세화됨에 따라서 더욱 커진다. 본 논문에서는 지연시간을 줄이기 위해서, 데이터 코딩을 이용하여 가장 긴 지연시간을 피하는 데이터 초기화에 기반한 단일선 4-위상 프로토콜을 제안한다. 제안된 프로토콜을 긴 도선에 적용함으로써 도선에서의 최대 지연시간을 최대 49% 감소시킨다.
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상용 FPGA 클러스터 시스템 기반의 최적화된 DES 코어 설계
정은구(Eun-Gu Jung),박일환(IlHwan Park) 한국정보보호학회 2011 정보보호학회논문지 Vol.21 No.2
기존의 FPGA기반 DES 전수조사 시스템은 비용대비 높은 성능을 가지고 있으나, 단일 FPGA에서 DES 알고리즘의 최적화 설계에 대한 연구는 미흡하다. 본 논문에서는 77개 Xilinx Virtex5-LX50 FPGA로 구성된 상용 FPGA 클러스터 시스템의 단일 FPGA에 최적화된 하드웨어 DES를 제안한다. 이를 위해서 DES 코어의 파이프라인 수, DES 코어 수, DES 코어의 동작 주파수 등에 따른 설계 공간 탐색을 수행하여 단일 FPGA에 333MHz로 동작하는 16개의 DES 코어를 집적했다. 또한, 각 FPGA에 공급되는 전력의 제한으로 인한 성능 하락을 줄이기 위해서 저전력 설계를 적용하여 333MHz로 동작하는 8개의 DES 코어를 집적했다. 제안된 DES을 상용 시스템에 적용할 경우, 각각 최대 2.03일과 4.06일안에 DES 키를 찾을 수 있을 것으로 판단된다. The previous FPGA cluster systems for a brute force search of DES keyspace have showed cost efficient performance, but the research on optimized implementation of the DES algorithm on a single FPGA has been insufficient. In this paper, the optimized DES implementation for a single FPGA of the commercial FPGA cluster system with 77 Xilinx Virtex5-LX50 FPGAs is proposed. Design space exploration using the number of pipeline stages in a DES core, the number of DES cores and the maximum clock frequency of a DES core is performed which leads to integrating 16 DES cores running at 333MHz. Also low power design is applied to reduce the loss of performance caused by limitation of power supply on each FPGA which results in fitting 8 DES cores running at 333MHz. When the proposed DES implementations would be used in the FPGA cluster system, it is estimated that the DES key would be found at most 2.03 days and 4.06 days respectively.
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저전력 SoC을 위한 동적 주파수 제어 시스템의 FPGA 프로토타입 설계
정은구(Eun-Gu Jung),다이아나 마르쿨레수(Diana Marculescu),이정근(Jeong-Gun Lee) 한국정보과학회 2009 정보과학회 컴퓨팅의 실제 논문지 Vol.15 No.11
하드웨어 기반 동적 전압 및 주파수 제어 시스템은 전역 비동기 지역 동기 시스템 설계 방식을 이용하여 동종의 멀티 코어 혹은 이종의 멀티 코어 시스템을 저전력으로 설계하기 위한 핵심 기술 중의 하나이다. 본 논문에서 하드웨어 기반 동적 주파수 제어 시스템의 FPGA 프로토타입 설계를 위해서 동적 주파수 제어기를 제안하고, 이를 FIFO 기반 멀티코어를 이용한 소프트웨어 정의 무선 설계와 네트워크 온 칩 기반의 하드웨어 MPEG2 인코더 설계에 적용하였다. 기존의 단일 주파수 시스템에 비해서 소프트웨어 정의 무선 설계의 경우 성능이 5.9% 하락하였지만, 전력소모는 78% 감소하였다. MPEG2 인코더 설계의 경우에 성능은 0.36% 하락하고 전력소모는 29.1% 감소하였다. Hardware based dynamic voltage and frequency scaling is a promising technique to reduce power consumption in a globally asynchronous locally synchronous system such as a homogeneous or heterogeneous multi-core system. In this paper, FPGA prototype design of hardware based dynamic frequency scaling is proposed. The proposed techniques are applied to a FIFO based multicore system for a software defined radio and Network-on-Chip based hardware MPEG2 encoder. Compared with a references system using a single global clock, the first prototype design reduces the power consumption by 78%, but decreases the performance by 5.9%. The second prototype design shows that power consumption decreases by 29.1% while performance decreases by 0.36%.
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프로그램된 FPGA의 비트스트림 데이터로부터 로직추출 알고리즘 구현
정민영(Min-Young Jeong),이재흠(Jae-Heum Lee),장영조(Young-Jo Jang),정은구(Eun-Gu Jung),조경록(Kyoung-Rok Cho) 한국콘텐츠학회 2018 한국콘텐츠학회논문지 Vol.18 No.1
본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다. This paper presents a method to resynthesize logic of a programmed FPGA from a bitstream file that is a downloaded file for Xilinx FPGA (Field Programmable Gate Array). It focuses on reconfiguring the LUT (Look Up Table) logic. The bitstream data is compared and analyzed considering various situations and various input variables such as composing other logics using the same netlist or synthesizing the same logic at various positions to find a structure of the bitstream. Based on the analyzed bitstream, we construct a truth table of the LUT by implementing various logic for one LUT. The proposed algorithm extracts the logic of the LUT based on the truth table of the generated LUT and the bitstream. The algorithm determines the input and output pins used to implement the logic in the LUT. As a result, we extract a gate level logic from a bitstream file for the targeted Xillinx FPGA.
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정은구 안양대학교 2001 논문집 Vol.20-21 No.-
The purpose of this paper is to find the way to improve and activate the effective and systematic college English teaching and to establish the best appropriate managing of English Curriculum to meet the student's requirements and to give the students the motivation for learning English in College and to make them have the practical and academic English abilities. To find the best suitable way of teaching English including the practical and the academic field of English, I tried to find out the problems in current system of English education in Anyang University. Based on the problems pointed out in Chapter 2 of this paper, I suggested some ways such as a new English curriculum for college English and an extracurriculum system 'Grading Pass System'. In addition, I suggest that we must establish the administration section for the only English education. In conclusion, we must try to teach college students with English considering both the social requirements that our society demands for the fluent English speaker and academic requirements that all the students can read their major subjects with English.
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