http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
OFDM 시스템용 로그 수체계 기반의 저전력/저면적 FFT 프로세서
박상덕(Sang-Deok Park),신경욱(Kyung-Wook Shin) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.8
A low-power/small-area 128-point FFT processor is designed, which is based on logarithmic number system (LNS) and some design techniques to minimize both hardware complexity and arithmetic error. The complex-number multiplications and additions/subtractions for FFT computation are implemented with LNS adders and look-up table (LUT) rather than using conventional two's complement multipliers and adders. Our design reduces the gate counts by 21% and the memory size by 16% when compared to the conventional two's complement implementation. Also, the estimated power consumption is reduced by about 18%. The LNS-based FFT processor synthesized with 0.35 ㎛ CMOS standard cell library has 39,910 gates and 2,880 bits memory. It can compute a 128-point FFT in 2.13 ㎲ with 60 ㎒@2.5V, and has the average SQNR of 40.7 ㏈. 로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/감산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기반 FFT 프로세서를 0.35 ㎛ CMOS 표준셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 ㎒@2.5V로 동작하여 128점 FFT 연산에 2.13 ㎲가 소요되며, 평균 40.7 ㏈의 SQNR 성능을 갖는다.
박상덕(Sang-Deok Park) 한국부동산연구원 2002 부동산연구 Vol.12 No.1
리츠제도, 부동산투자회사법은 제정 당시부터 많은 논란과 시행착오가 있었으며 사회적인 관심을 불려일으켰다. 부동산투자회사법에 의한 회사설립이 이제 막 시작되고 있어 현재 상태에서 리츠제도의 정착 및 성공여부를 판단하기 어렵다. 본 논문에서는 부동산투자회사법을 제정함에 있어 논란이 되었던 부분에 대한 법적 해석과 고민을 통하여 현행 부동산투자회사법의 정확한 해석과 개선방향을 모색한 다음, 부동산증권화 제도 내에서 리츠제도가 차지하는 위상정립을 통하여 구조조정 리츠의 개선방안을 제시하는데 목적이 있다. 부동산의 유동화에 가장 유리하며 가장 대중적인 투자상품이 될 수 있다는 점을 고려하여 회사형의 리츠제도를 도입하게 되었으며, 부동산투자회사는 부동산에 대한 투자의사 결정외에 실질적인 부동산자산운용 기능을 수행하여야 한다는 점에서 페이퍼 컴퍼니가 아니라 실체있는 회사형태로 도입하였다. 부동산에 대한 용어 정의가 없으나 부동산투자회사법의 입법취지에 비추어 지상권·임차권 등 부동산사용권 등이 부동산의 범주에 포힘되어야 한다. 아울러 부동산의 범위에 비행기, 선박, 건설중기 등 각종 등기·등록에 의하여 공시하는 자산을 포함시킬 경우 다양한 효과를 얻을 수 있으나 부동산투자회사법을 제정시 이러한 사항은 제외시켰다. 부동산투자회사의 설립과 관련하여 설립시 주식공모 의무화에 따라 인가주의를 불가피하게 도입하게 되었고 현물출자 금지에 따른 주식공모의 문제, 부동산의 현물출자 금지에 따른 회사설립상의 제반문제 등이 있어 부동산의 연물출자를 전면적으로 허용하는 방향으로 개선되어야 할 것이다. 부동산투자회사의 자산운용과 관련하여 구체적인 업무범위가 불명확하나 투자회사의 취지에 비추어 한정적으로 해석하는 것이 바람직하며 임대료 계약조건을 체결하는 방식에 있어 실질적인 영업활동의 성과를 수취할 수 있음을 제시하였다. 아울러 일반 주식회사의 속성을 지니고 있는 부동산투자회사의 차입을 원칙적으로 금지함에 따른 제반 문제점과 법인세 면제혜택이 없음을 감안하여 차입은 한도를 정하여 전면적으로 허용하는 것이 바람직하다. 리츠제도를 도입함에 있어 지분형 리츠만을 도입한 배경, 지분형 리츠도입에 따른 자산운용상의 제한을 완화한 내용, 배당가능이익의 산정에 있어 당초 도입하고자 했던 연금주의가 배제된 사유 및 연맹 거래제한의 정확한 입법취지 및 내용, 문제점 등을 제시하였다. 지난 2001.5.24일 부동산투자회사법을 개정하여 기업구조조정부동산투자회사 제도를 심층적인 검토없이 도입하게 되면서 발생하게 되는 구조조정 부동산의 정확한 범위설정 문제, 존속기한의 문제, 자산관리회사의 겸업제한 문제 등을 분석하였다. 아울러 기업구조조정부동산투자회사 제도를 부동산 뮤추얼펀드로 이해한 재경부와의 협의과정에서 도입된 환매규정 문제, 현 기업구조조정부동산투자획사의 업무위탁 기관 중 판매회사 및 일반사무수탁회사의 기능이 자산관리회사 및 자산보관기관의 기능과 중복되거나 불필요하여 폐지하는 방안이 검토되어야 함을 제시하였다. 현행 부동산증권화제도 중에서 리츠제도가 부동산의 유동화에 가장 적합하고 대중적인 투자상품이 될 수 있으며 영속성있는 실체회사의 형태를 지니고 있어 부동산자산의 경영에 가장 적합한 제도이다. 아울러 현행 기업구조조정부동산투자회사는 ABS, PFV, 부동산투자신탁과 같이 한시적으로 부동산을 유동화하는 제도이며 향후 페이퍼 컴퍼니형 일반 리츠 제도로 개선되는 것이 바람직할 것이다.
박상덕,전흥우,신경욱,Park, Sang-Deok,Jeon, Heung-Woo,Shin, Kyung-Wook 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.6
부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다. This paper describes an efficient design of a multi-standard Viterbi decoder that supports multiple constraint lengths and code rates. The Viterbi decoder is parameterized for the code rates 1/2, 1/3 and constraint lengths 7,9, thus it has four operation nodes. In order to achieve low hardware complexity and low power, an efficient architecture based on hardware sharing techniques is devised. Also, the optimization of ACCS (Accumulate-Subtract) circuit for the one-point trace-back algorithm reduces its area by about 35% compared to the full parallel ACCS circuit. The parameterized Viterbi decoder core has 79,818 gates and 25,600 bits memory, and the estimated throughput is about 105 Mbps at 70 MHz clock frequency. Also, the simulation results for BER (Bit Error Rate) performance show that the Viterbi decoder has BER of $10^{-4}$ at $E_b/N_o$ of 3.6 dB when it operates with code rate 1/3 and constraints 7.