후속 열처리에 따른 Pt / SBT / Pt 캐패시터의 강유전 특성과 누설전류 특성

권용욱(Yongwook Kwon),박주동(Joo Dong Park),연대중(Dae Joong Yeon),오태성(Tae Sung Oh) 한국진공학회(ASCT) 1999 Applied Science and Convergence Technology Vol.8 No.3(1)

MOD 공정으로 제조한 SrBi₂.₄Ta₂O_9 (SBT) 박막으로 Pt/SBT/Pt 캐패시터를 형성하여, 400~800℃ 범위에서의 후속 열처리에 따른 강유전 특성 및 누설전류 특성의 변화 거동을 분석하였다. 후속 열처리 전의 SBT 박막은 leaky한 박막의 전형적인 분극이력곡선을 나타내었으나, 550~800℃에서 후속 열처리함에 따라 분극이력 특성이 현저히 향상되어 잘 발달된 강유전 이력곡선을 얻을 수 있었다. Pt/SBT/Pt 캐패시터는 600℃에서 후속 열처리시 잔류분극 2Pr이 9.72 μC/㎠의 최대값을 나타내었으며, 그 이상의 온도에서는 후속 열처리 온도의 증가에 따라 2P_r이 감소하였다. 후속 열처리 전의 SBT 박막은 75 ㎸/㎝의 전계에서 10^(-3) A/㎠의 높은 누설전류밀도를 나타내었으나, 600~800℃에서 후속 열처리함에 따라 누설전류밀도가 10^(-6) A/㎠ 이하로 현저히 감소하였다. Pt/SBT/Pt capacitors were fabricated using the MOD-derived SrBi₂.₄Ta₂O_9 (SBT) films, and their ferroelectric and leakage current characteristics were investigated with post annealing at 400~800℃. Although the MOD-derived SBT film exhibited the hysteresis loop typical for the leaky film, the well-saturated ferroelectric hysteresis loop could be obtained by post annealing the Pt/SBT/Pt capacitors at 550~800℃. The remanent polarization 2P_r of the SBT film exhibited a maximum value of 9.72 μC/㎠ with post annealing at 600℃, and then decreased with increasing the post annealing temperature above 600℃. The MOD-derived SBT films exhibited the high leakage current density of ~10^(-3) A/㎠ at 75 ㎸/㎝. With post annealing the Pt/SBT/Pt capacitor at 600~800℃, however, the leakage current density decreased remarkably to less than 10^(-6) A/㎠ at 75 ㎸/㎝.

H.266/VVC 기반의 동영상 부호화를 위한 고성능 통합 DST-7/DCT-8 회로 설계

권용욱(Yongwook Kwon),조경순(Kyeongsoon Cho) 대한전자공학회 2022 전자공학회논문지 Vol.59 No.1

가장 최신의 동영상 압축 표준인 H.266/VVC에서 채택한 변환 기법은 기존의 H.265/HEVC에 비해 다양한 크기의 PU 블록을 지원할 뿐만 아니라 변환 커널로서 DCT-2에 DST-7과 DCT-8을 추가하였다. 여기에 세 가지 변환 커널 중 하나를 선택하는 MTS 기능과 변환 계수 중 일부를 모두 0으로 만드는 ZO 기술도 추가적으로 적용하였다. 이러한 변화를 통해서 압축의 효율은 향상되지만 연산의 복잡도는 크게 증가한다. 본 논문은 이러한 기법들을 모두 고려한 H.266/VVC 기반의 고성능 통합 DST-7/DCT-8 회로의 구조를 제안한다. 제안하는 회로는 DCT-2보다 연산량이 많은 DST-7과 DCT-8을 효율적으로 구현하기 위해 비트플레인에 기반을 둔 가산기-쉬프터 구조를 이용한다. 또한 변환 회로의 성능을 높이기 위해 병렬 구조, 2단 파이프라인 구조, 쉬프트 레지스터 기반의 전치 버퍼 구조를 활용한다. 제안하는 회로는 매 사이클 당 64개의 차분 데이터를 처리하며, 65nm 표준 셀 라이브러리를 이용하여 합성한 결과, 최대 동작주파수 500MHz에서 모든 크기의 PU 블록에 대해 32 GPPS의 속도로 처리하는 성능을 나타낸다. The most recent video compression standard H.266/VVC adopted the transform technique to support more various PU block sizes compared to the previous H.265/HEVC and added new transform kernels DST-7 and DCT-8 in addition to DCT-2. It also incorporated the MTS technique to select one of the three transform kernels and ZO technique to make some transform coefficients into all zeros. Because of these changes, the improved compression efficiency is achieved but the computational complexity is greatly increased. This paper proposes the high-performance unified architecture of DST-7/DCT-8 circuit including all these techniques based on H.266/VVC standard. The proposed circuit utilizes the adder-shifter structure based on bit-planes for the efficient implementation of DST-7 and DCT-8 whose computational complexity is higher than DCT-2. It utilizes a parallel structure, two-stage pipelines and the transpose buffer based on shift registers to improve the circuit performance. This circuit processes 64 residual data per cycle. The gate-level circuit synthesized using 65nm standard cell library shows the throughput performance of 32 GPPS for all PU block sizes at the maximum operating frequency of 500MHz.

LSMCD 공정으로 제조한 SBT 박막의 두께에 따른 강유전 특성

박주동(Joo Dong Park),권용욱(Yongwook Kwon),연대중(Dae Joong Yeon),오태성(Tae Sung Oh) 한국진공학회(ASCT) 1999 Applied Science and Convergence Technology Vol.8 No.3(1)

LSMCD (Liquid Source Misted Chemical Deposition) 공정으로 Pt/Ti/SiO₂/Si 기판상에 70~150 ㎚ 두께의 SrBi₂.₄Ta₂O_9 (SBT) 박막을 제조하여, 박막 두께에 따른 미세구조, 강유전 특성과 누설전류 특성을 분석하였다. 70~150 ㎚ 두께 범위의 SBT 박막은 800℃에서 1시간 동안 산소분위기 열처리함으로써 모두 우선방향성이 없는 다결정 박막으로 결정화되었으며, 박막 두께에 무관하게 ~100 ㎚ 크기의 결정립으로 이루어져있었다. SBT 박막의 두께가 감소함에 따라 잔류분극 2P_r과 항전계 E_c가 증가하였으며, 70 ㎚ 두께의 SBT 박막은 5V의 구동전압에서 17.8 μC/㎠의 잔류분극 2P_r과 74 ㎸/㎝의 항전계 E_c를 나타내었다. LSMCD 공정으로 제조한 SBT 박막은 70~150 ㎚의 두께 범위에서 두께 감소에 따라 비유전율이 감소하는 크기 효과를 나타내었다. 125 ㎚ 이상 두께의 SBT 박막은 5V의 인가전압까지 10^(-7) A/㎠ 이하의 우수한 누설전류 특성을 나타내었다. SrBi₂.₄Ta₂O_9 (SBT) thin films of 70~150 ㎚ thickness were prepared on platinized silicon substrates by Liquid Source Misted Chemical Deposition (LSMCD) process, and their microstructure, ferroelectric and leakage current characteristics were investigated. By annealing at 800℃ for 1 hour in oxygen ambient, SBT films were fully crystallized to the Bi layered perovskite structure without preferred orientation. The grain size of the LSMCD-derived SBT films was about 100 ㎚, and was not varied with the film thickness. 2P_r and E_c of the SBT films increased with decreasing the film thickness, and the 70 ㎚-thick SBT film exhibited 2P, of 17.8 μC/㎠ and E_c of 74 ㎸/㎝ at applied voltage of 5 V. Within the film thickness range of 70~150 ㎚, the relative dielectric permittivity of the LSMCD-derived SBT films decreased with decreasing the film thickness. Leakage current densities lower than 10^(-7) A/㎠ at 5 V were observed in the SBT films thicker than 125 ㎚.

3D-HEVC를 위한 컨투어 분할 기반 깊이영상 부호화 회로 설계

조경순(Kyeongsoon Cho),권용욱(Yongwook Kwon) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.12

3D-HEVC는 2개 이상의 시점을 이용해서 중간시점들을 생성하며, 각 시점은 텍스쳐영상과 깊이영상으로 이루어진다. DMM4는 깊이영상을 부호화하는 기법들 중 하나로서, PU 블록을 임의의 형태를 갖는 2개의 영역으로 분할하고 각각의 영역을 1개의 대표값 CPV로 표현한다. 분할된 영역은 1과 0의 조합으로 구성된 비트 패턴으로 나타내며, 이를 컨투어라고 부른다. 원본 PU 블록과의 왜곡을 줄이기 위하여 각 컨투어에 속한 화소들의 평균값을 시작점으로 하여 최적 CPV를 찾기 위한 거시적 탐색과 미시적 탐색을 수행한다. 주어진 PU 블록의 왼쪽과 위쪽에 위치한 주변화소로부터 예측 CPV를 구한 다음, 예측CPV와 최적 CPV의 차이인 델타 CPV, 원본 PU 블록과 최적 CPV의 차이인 레지듀얼을 계산한다. 제안한 회로는 병렬 구조와 파이프라인 기법을 바탕으로 이 과정을 실시간으로 처리한다. 130nm 표준 셀 라이브러리를 이용하여 합성한 결과, 면적은 97,219게이트이며 최대 동작주파수는 250MHz로서 UHD급 영상을 초당 34.4∼78.1 프레임의 속도로 처리한다. The 3D-HEVC synthesizes intermediate views using two or more views and each view consists of texture and depth map. The DMM4 is one of the techniques to encode the depth map. It divides a PU block into two regions with arbitrary shape and represents each region with one CPV. This region, which is called contour, is expressed by a bit pattern consisting of a combination of 1 and 0. The coarse and refinement searches for the optimized CPV are performed to reduce the distortion from the original PU block. The starting point of the search is the average value of the pixels in each contour. The predicted CPV is derived from the left and top neighboring pixels of the given PU block. Then, the delta CPV and residuals are obtained by computing the difference between the predicted CPV and optimized CPV, and the difference between the original PU block and optimized CPV. The proposed circuit processes these procedures in real time by using parallel architecture and pipeline technique. The synthesized circuit using 130nm standard cell library consists of 97,219 gates and processes UHD images at the rate of 34.4∼78.1 frames per second with the maximum operating frequency of 250MHz.

실시간 3D-HEVC 깊이영상 인코더를 위한 고속 DCT 회로

조경순(Kyeongsoon Cho),권용욱(Yongwook Kwon) 대한전자공학회 2020 전자공학회논문지 Vol.57 No.4

본 논문은 3D-HEVC에서 여러 가지 PU 크기로 분할되는 UHD 깊이영상을 실시간으로 인트라 부호화하는데 필요한 DCT 회로의 목표 성능을 제시하고, 이를 달성하기 위한 고속 DCT 회로의 구조를 제안한다. 깊이영상에 대한 인트라 부호화를 하려면 PU마다 최대 13개까지의 후보 모드들에 대해 DCT를 수행하고, 이를 바탕으로 RD 비용을 추정하여 최종적으로 최적의 모드를 결정해야 한다. 또한 회로의 성능을 높이기 위해 파이프라인 기법을 사용하는 경우는 그 대기 시간도 고려해야 한다. 이러한 조건을 모두 반영하면 3,840×2,160 UHD 영상을 실시간으로 처리하기 위한 DCT 회로의 목표 성능은 4.63 GPPS가 된다. 본 논문에서 제안하는 회로는 버터플라이 구조, 병렬 구조, 파이프라인 구조를 사용하였으며, 특히 쉬프트 레지스터 기반의 전치 메모리를 사용함으로써 체계적인 데이터 입력과 출력을 통해 성능을 향상시켰다. 130nm 표준 셀 라이브러리를 이용하여 합성한 결과, 4×4, 8×8, 16×16, 32×32 DCT를 모두 5.31 GPPS의 속도로 처리함으로써 실시간 3D-HEVC 깊이영상 인코더를 위해 필요한 목표 성능인 4.63 GPPS를 만족한다. This paper presents the target performance of DCT circuit required for the real-time intra coding of UHD depth map which is usually decomposed into various PU sizes in 3D-HEVC, and proposes the architecture of high-speed DCT circuit to meet the target performance. In the process of intra coding of depth map, the candidate modes up to 13 are selected per PU and the DCT is performed for each mode. The RD cost is estimated based on the DCT results and the best mode is finally determined. In case of using pipeline techniques to improve the performance of the circuit, the latency should also be considered. Reflecting all these conditions, the target performance of DCT circuit is 4.63 GPPS for the real-time processing of 3,840x2,160 UHD images. The performance of the proposed circuit in this paper is improved by using butterfly, parallel, pipeline architectures, and especially the transpose memory based on the shift registers for the systematic data inputs and outputs. The throughput of the synthesized circuit using 130nm standard cell library is 5.31 GPPS for each of 4×4, 8×8, 16×16, 32×32 DCT types, which satisfies the target performance of 4.63 GPPS required for the real-time 3D-HEVC depth map encoder.

Bi 함량에 따른 SrBi2xTa₂O9 박막의 전기적 특성

연대중(Dae Joong Yeon),권용욱(Yongwook Kwon),박주동(Joo Dong Park),오태성(Tae Sung Oh) 한국진공학회(ASCT) 1999 Applied Science and Convergence Technology Vol.8 No.3(1)

MOD 공정으로 SrBi_(2x)Ta₂O_9 (SBT) 박막을 제조하여 Bi/Ta 몰비 x에 따른 강유전 특성과 누설전류 특성을 분석하였다. Bi/Ta 몰비가 증가함에 따라 SBT 박막의 결정립 크기가 증가하였으며, x=0.8~1.2 조성의 박막은 등축정으로 이루어져 있었으나 x=l.4 및 x=1.6 조성의 박막에서는 침상 형태의 결정립이 관찰되었다. SBT 박막은 Bi/Ta 몰비 x=1.2 조성에서 최적의 강유전 특성을 나타내었으며, 이때 5 V의 인가전압에서 측정한 잔류분극 2P_r과 항전계 E_c는 각기 9.79 μC/㎠와 24.2 ㎸/㎝이었다. Bi/Ta 몰비가 증가함에 따라 SBT 박막의 누설전류밀도가 증가하였다. 후속열처리에 의해 x=1.2 조성 박막의 2P_r과 E_c가 각기 11.3 μC/㎠과 39.6 ㎸/㎝로 증가하였다. Bi/Ta 몰비가 증가함에 따라 후속열처리에 따른 누설전류밀도의 감소 정도가 현격히 증가하여, 후속열처리 전과는 달리 x=1.6 조성에서 가장 낮은 누설전류밀도를 나타내었다. SrBi_(2x)Ta₂O_9 (SBT) thin films were prepared on platinized silicon substrates by MOD process, and their ferroelectric and leakage current characteristics were investigated. The grain size of the MOD-derived SBT films increased with increasing the Bi/Ta mole ratio. Although the SBT films with x of 0.8~1.2 were composed of the equiaxed grains, the elongated grains were also observed for the SBT films with x of 1.4 and 1.6. The SBT film with x of 1.2 exhibited the optimum ferroelectric properties of 2Pr : 9.79 μC/㎠ and E_c : 24.2 ㎸/㎝ at applied voltage of 5 V. The leakage current density of the SBT films increased with increasing the Bi/Ta mole ratio. With post annealing process, 2P_r and E_c of the SBT film with x of 1.2 increased 11.3 μC/㎠ and 39.6 ㎸/㎝, respectively. Decrement of the leakage current density by post annealing process increased remarkably with increasing the Bi/Ta mole ratio, and the SBT film with x=1.6 exhibited the lowest leakage current density after post annealing process.