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적층형 컬러 이미지 센서 적용을 위한 적색광-감응 유기 광도전막 제조 및 특성 분석에 관한 연구
천지민(Jimin Cheon),김종복(Jongbok Kim),정훈주(Hoon-Ju Chung) 한국정보기술학회 2015 한국정보기술학회논문지 Vol.13 No.2
In this paper, a red light-sensitive organic photoconductive film (OPF) for a stacked color image sensor was fabricated and its characteristics were measured and analyzed. The OPF was fabricated by vacuum-depositing organic materials such as ZnPc and TiOPc which can absorb red light as photoelectric conversion materials on glass substrate. The measured peak responsivity of the OPF is about 0.065 A/W for the light with wavelength of 700 nm and this result shows that the OPF has the highest spectral responsivity for red light. The OPF has the photoelectric conversion characteristics that its photocurrent is linearly proportional to incident light power like a silicon photodiode. Also, the OPF has better wavelength selectivity and color reproduction than those of the silicon photodiode. These experimental results show that the OPF can be substituted for the silicon photodiode as a photosite of the stacked image sensor.
천지민(Jimin Cheon),임승현(Seunghyun Lim),이동명(Dongmyung Lee),장은수(Eunsoo Chang),한건희(Gunhee Han) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.1
청신경의 이상으로 발생하는 감각신경성 난청의 경우, 달팽이관이나 청각신경에 전극을 이식하여 전기자극을 가함으로써 청지각을 살릴 수 있다. 이를 위해 우선적으로, 각 청각신경들이 담당하여 인지할 수 있는 소리의 주파수 분포를 표시한 음계소 지도를 파악해야 한다. 본 논문에서는 청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드 회로를 제안한다. 제안된 아나로그 프론트엔드의 각 채널은 AC 커플링 회로, 저 전력 4차 Gm-C LPF와 단일 기울기 ADC로 이루어진다. AC 커플링 회로는 청각신호의 불확실한 DC 전압 레벨을 제거하고 AC 신호만 전달한다. Gm-C LPF는 청각신호의 대역폭을 고려하여 설계되었으며, 플로팅-게이트 기법이 적용된 OTA를 사용하였다. 채널별 ADC를 구현하기 위해서, 최소의 면적으로 구현할 수 있는 단일 기울기 ADC 구조를 사용하였다. 측정 결과, AC 커플링 회로와 4차 Gm-C LPF는 100 ㎐ - 6.95 ㎑의 대역폭을 가지며, 단일 기울기 ADC는 7.7 비트의 유효 해상도를 가진다. 그리고, 채널 당 12 ㎼의 전력이 소모 되었다. 전원 전압은 3.0 V가 공급되었고, 코어는 2.6 ㎜ × 3.7 ㎜ 의 실리콘 면적을 차지한다. 제안된 아나로그 프론트엔드는 1-poly 4-metal 0.35-㎛ CMOS 공정에서 제작 되었다. In case of sensorineural hearing loss, auditory perception can be activated by electrical stimulation of the nervous system via electrode implanted into the cochlea or auditory nerve. Since the tonotopic map of the human auditory nerve has not been definitively identified, the recording of auditory nerve signal with microelectrode is desirable for determining the tonotopic map. This paper proposes the multi-channel analog front-end for auditory nerve signal detection. A channel of the proposed analog front-end consists of an AC coupling circuit, a low-power 4th-order Gm-C LPF, and a single-slope ADC. The AC coupling circuit transfers only AC signal while it blocks DC signal level. Considering the bandwidth of the auditory signal, the Gm-C LPF is designed with OTAs adopting floating-gate technique. For the channel-parallel ADC structure, the single-slope ADC is used because it occupies the small silicon area. Experimental results shows that the AC coupling circuit and LPF have the bandwidth of 100 ㎐ - 6.95 ㎑ and the ADC has the effective resolution of 7.7 bits. The power consumption per a channel is 12 ㎼, the power supply is 3.0 V, and the core area is 2.6 ㎜ × 3.7 ㎜. The proposed analog front-end was fabricated in a 1-poly 4-metal 0.35-㎛ CMOS process.
Jun-Sub Hwang(황준섭),Jimin Cheon(천지민) 한국정보전자통신기술학회 2022 한국정보전자통신기술학회논문지 Vol.15 No.5
본 논문에서는 오디오 애플리케이션을 위한 단일 비트 3차 피드포워드 델타 시그마 변조기를 제안한다. 제안된 변조기는 저전압 및 저전력 애플리케이션을 위한 클래스-C 인버터를 기반으로 한다. 고정밀 요구 사항을 위해 레귤레이티드 캐스코드 구조의 클래스-C 인버터는 DC 이득을 증가시키고 저전압 서브쓰레스홀드 증폭기 역할을 한다. 제안된 클래스-C 인버터 기반 변조기는 180nm CMOS 공정으로 설계 및 시뮬레이션되었다. 성능 손실이 없으면서 낮은 공급 전압 호환성을 가지도록 제안된 클래스-C 인버터 기반 스위치드 커패시터 변조기는 높은 전력 효율을 달성하였다. 본 설계는 20kHz의 신호 대역폭 및 4MHz의 샘플링 주파수에서 동작시켜 93.9dB의 SNDR, 108dB의 SNR, 102dB의 SFDR 및 102dB의 DR를 달성하면서 0.8V 전원 전압에서 280μW의 전력 소비만 사용한다. In this paper, a single-bit 3rd-order feedforward delta sigma modulator is proposed for audio applications. The proposed modulator is based on a class-C inverter for low voltage and power applications. For the high-precision requirement, the class-C inverter with regulated cascode structure increases its DC gain and acts as a low-voltage subthreshold amplifier. The proposed Class-C inverter-based modulator is designed and simulated in 180-nm CMOS process. With no performance loss and a low supply voltage compatibility, the proposed class-C inverter-based switched-capacitor modulator achieves high power efficiency. This design achieves an signal-to-noise-and-distortion ratio (SNDR) of 93.9 dB, an signal-to-noise ratio (SNR) of 108 dB, an spurious-free dynamic range (SFDR) of 102 dB, and a dynamic range (DR) of 102 dB at a signal bandwidth of 20 kHz and a sampling frequency of 4 MHz, while only using 280 μW of power consumption from a 0.8-V power supply.
Min-Woo Kwon(권민우),Jimin Cheon(천지민) 한국정보전자통신기술학회 2020 한국정보전자통신기술학회논문지 Vol.13 No.1
본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10μm 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970⨯10 μ㎡ 및 248μW이다. In this paper, a single-bit 2nd-order delta-sigma modulator with the architecture of cascaded-of-integrator feedforward (CIFF) is proposed for column-parallel analog-to-digital converter (ADC) array used in a low noise CMOS image sensor. The proposed modulator implements two switched capacitor integrators and a single-bit comparator within only 10-μm column-pitch for column-parallel ADC array. Also, peripheral circuits for driving all column modulators include a non-overlapping clock generator and a bias circuit. The proposed delta-sigma modulator has been implemented in a 110-nm CMOS process. It achieves 88.1-dB signal-to-noise-and-distortion ratio (SNDR), 88.6-dB spurious-free dynamic range (SFDR), and 14.3-bit effective-number-of-bits (ENOB) with an oversampling ratio (OSR) of 418 for 12-kHz bandwidth. The area and power consumption of the delta-sigma modulator are 970⨯10 μ㎡ and 248 μW, respectively.
컬럼 레벨 싸이클릭 아날로그-디지털 변환기를 사용한 고속 프레임 레이트 씨모스 이미지 센서
임승현(Seunghyun Lim),천지민(Jimin Cheon),이동명(Dongmyung Lee),채영철(Youngcheol Chae),장은수(Eunsoo Chang),한건희(Gunhee Han) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.1
본 논문에서는 고해상도 및 고속 카메라용 column-wise Cyclic ADC 기반의 이미지 센서를 제안한다. 제안된 센서는 면적 및 전력 소모를 최소화 하기 위해 내부 블록에 사용되는 operational transconductance amplifier (OTA) 및 capacitor를 공유하는 기법을 사용하였다. 제안된 ADC는 QVGA급 화소의 이미지 센서로 프로토타입 칩을 제작하여 검증되었다. 측정결과, 최대 프레임 레이트는 120 fps 이며, 전력소모는 130 ㎽ 이다. 전원 전압은 3.3 V가 공급되었고, 프로토타입은 4.8 ㎜ × 3.5 ㎜의 실리콘 면적을 차지한다. This paper proposes a high-resolution and high-frame rate CMOS image sensor with column-wise cyclic ADC. The proposed ADC uses the sharing techniques of OTAs and capacitors for low-power consumption and small silicon area. The proposed ADC was verified implementing the prototype chip as QVGA image sensor. The measured maximum frame rate is 120 fps, and the power consumption is 130 ㎽. The power supply is 3.3 V, and the die size is 4.8 ㎜ × 3.5 ㎜. The prototype chip was fabricated in a 2-poly 3-metal 0.35-㎛ CMOS process.