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- 저자 : 모현선 (검색결과 8 건)
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고정 피드백 인자를 사용하는 다중출력 LDO 레귤레이터
모현선,김대정,Mo, Hyunsun,Kim, Daejeong 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.2
A multiple-output LDO regulator is a good choice in terms of the efficiency in embedded systems requiring various supply voltages. A small feedback factor in LDO incurs the long settling time, resulting in large ripples in the time-multiplexing strategy. A new proposed topology enhances the settling time, and hence the ripples by incorporating the constant feedback factor with different reference voltages. The simulation results of a prototype design in a standard $0.35{\mu}m$ CMOS process verify that the proposed strategy enhances the settling time and ripple characteristic by more than doubled than a conventional circuit using the feedback factor of less than 0.4. 다중출력 LDO 레귤레이터는 다양한 공급 전압이 필요한 임베디드 시스템에서 변환 효율을 개선할 수 있는 방안이 된다. 다중 출력을 위한 시분할 구조에서 LDO의 피드백 인자가 작아지면 정착시간이 길어져서 리플 전압이 커진다. 제안하는 토폴로지에서는 기준 전압을 가변하여 일정한 피드백 인자를 구현함으로써 정착시간과 리플 특성을 개선한다. $0.35{\mu}m$ 표준 CMOS 공정으로 설계한 4 채널 프로토타입의 시뮬레이션 결과 제안하는 구조는 피드백 인자가 0.4 이하인 기존 회로보다 정착시간과 리플 특성이 2배 이상 개선되는 것을 입증하였다.
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Self-Oscillating Class-D Audio Amplifier With A Phase-Shifting Filter in Feedback Loop
모현선,김대정 한국과학기술원 반도체설계교육센터 2015 IDEC Journal of Integrated Circuits and Systems Vol.1 No.1
A self-oscillating class-D audio amplifier adopting the phase-shifting looap filter in the feedback filter is proposed. To validate the design, a mathematical model is proposed. It is alleged in a very simple form which describes the switching frequency variation as the function of the modulation depth to be applied to any general structure: phase shifting, time delay of the loop, and the hysteresis window at the comparator. The main focus is set on the analysis of the phase-shifting filter which shows the least dependency on the modulation depth.
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최성주,모현선,김정목,김서현,이승민,최성진,김동명,박동욱,김대환 한국물리학회 2020 Current Applied Physics Vol.20 No.6
Accurate diagnose of a disease in the early stage is critical to treat the disease properly. To this end, a multitude of biosensors with advanced technologies have been developed to detect the number of biomolecules precisely. In this work, we propose a method for extracting the Stern layer capacitance (Cstern) using the experimental data of silicon nanowire ion-sensitive field-effect transistors (ISFETs) to help improve the accurate detection of target molecules. The proposed method was applied to both pH and virus sensing scheme, and the Cstern value of pH and a virus were extracted as 32 and 26 μF/cm2, respectively. These findings indicated that the extracted Cstern was affected by the size of the ion and protein, which also was verified by a computer-aided simulation. These insights would be useful in the development of charge-based ISFET biosensors.
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직접 보상 트랜지스터를 사용하는 고주파 PSR 개선LDO 레귤레이터
윤영호,김대정,모현선 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.2
In this paper, we propose a low drop-out (LDO) regulator with improved power-supply rejection (PSR) characteristicsin the high frequency region. In particular, an NMOS transistor with a high output resistance is added as a compensationcircuit to offset the high frequency noise passing through the finite output resistance of the PMOS power switch. Theelimination of power supply noise by the compensating transistor was explained analytically and presented as thedirection for further improvement. The circuit was fabricated in a 0.35-μm standard CMOS process and Spectersimulations were carried out to confirm the PSR improvement of 26 dB compared to the conventional LDO regulator at10 MHz. 본 논문에서는 고주파 영역에서의 전원잡음제거 (PSR) 특성이 개선된 low drop-out (LDO) 레귤레이터를 제안한다. 특히,PMOS 전력 스위치의 유한한 출력저항을 관통하는 고주파 전원잡음을 상쇄하기 위해 출력저항이 큰 NMOS 트랜지스터를보상 회로로 추가하였다. 보상 트랜지스터에 의한 전원잡음제거는 해석적으로 설명하여 개선에 대한 방향을 제시하였다. 0.35μm 표준 CMOS 공정으로 회로를 제작하고 Spectre 시뮬레이션을 수행하여 10MHz에서 기존의 LDO 레귤레이터 대비26dB의 PSR 개선을 확인하였다.
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양수열(Yang, Soo-Yeol),모현선(Mo, Hyun-Sun),김대정(Kim, Dae-Jeong) 한국전기전자학회 2010 전기전자학회논문지 Vol.14 No.1
본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다. This paper presents a design of the successive approximation ADC(SA-ADC) applicable to a midium-low speed analog-front end(AFE) for the maximum 15MS/s CCD image processing. SA-ADC is effective in applications ranging widely between low and mid data rates due to the large power scaling effect on the operating frequency variations in some other way of pipelined ADCs. The proposed design exhibits some distinctive features. The "differential capacitor-coupling scheme" segregates the input sampling behavior from the sub-DAC incorporating the differential input and the sub-DAC output, which prominently reduces the loading throughout the signal path. Determining the MSB(sign bit) from the held input data in advance of the data conversion period, a kind of the signed successive approximation, leads to the reduction of the sub-DAC hardware overhead by 1 bit and the conversion period by 1 cycle. Characterizing the proposed design in a 3.3 V CMOS process by Spectre simulations verified its validity of the application to CCD analog front-ends.
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커패시터의 비율과 무관하고 OP-Amp의 이득에 둔감한 CMOS Image Sensor용 Algorithmic ADC
홍재민(JaeMin Hong),모현선(Hyunsun Mo),김대정(Daejeong Kim) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.4
본 논문에서는 column-parallel readout 회로에 적합하도록 개선된 CMOS 이미지 센서용 algorithmic ADC를 제안한다. 커패시터의 비율과 무관하고 연산 증폭기의 이득에 둔감하면서 증폭기 하나로 동작 할 수 있도록 기존 algorithmic ADC를 수정하고 적응형 바이어싱을 적용한 증폭기를 사용하여 높은 변환효율을 갖도록 하였다. 제안하는 ADC는 0.18-㎛ 매그나칩 CMOS 공정으로 설계되었으며, Spectre 시뮬레이션을 통해 기존 algorithmic ADC에 비해 변환속도당 전력소모가 37% 줄어들었음을 확인하였다. In this paper, we propose an improved algorithmic ADC for CMOS Image Sensor that is suitable for a column-parallel readout circuit. The algorithm of the conventional algorithmic ADC is modified so that it can operate as a single amplifier while being independent of the capacitor ratio and insensitive to the gain of the op-amp, and it has a high conversion efficiency by using an adaptive biasing amplifier. The proposed ADC is designed with 0.18-um Magnachip CMOS process, Spectre simulation shows that the power consumption per conversion speed is reduced by 37% compared with the conventional algorithmic ADC.
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