http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 주제어 : multi-layer bus (검색결과 3 건)
- 무료
- 기관 내 무료
- 유료
-
김규철,서병현,Kim, Kyu-Chull,Seo, Byung-Hyun 한국전기전자학회 2009 전기전자학회논문지 Vol.13 No.2
집적회로의 공정기술 및 설계기술이 발전함에 따라 많은 IP가 하나의 반도체 칩에 집적되어 하나의 시스템을 구성하는 SoC 설계가 많이 이루어지고 있다. 본 논문에서는 다양한 IP 간에 효율적인 데이터 통신이 이루어지도록 버스 상의 전송 특성에 따라 버스모드를 동적으로 재구성하는 SoC 3중 버스 구조를 제안한다. 제안된 버스는 다중-단일버스 모드, 단일-다중버스 모드로 재구성이 가능하며 따라서 단일버스 모드와 다중버스 모드의 장점을 모두 갖는다. 실험결과 제안된 버스구조는 기존의 고정된 버스구조보다 독립적이며 데이터 전송시간을 단축시킬 수 있음을 확인하였다. 그리고 제안된 버스구조를 JPEG 시스템에 적용한 결과 다중버스구조보다 평균 22%의 전송시간 단축을 얻을 수 있었다. Growth in the VLSI process and design technology is resulting into a continuous increase in the number of IPs on a chip to form a system. Because of many IPs on a single chip, efficient communication between IPs is essential. We propose a dynamically reconfigurable 3-layer bus structure which can adapt to the pattern of data transmission to achieve an efficient data communication between various IPs. The proposed 3-layer bus can be reconfigured to multi-single bus mode, and single-multi bus mode, thus providing the benefits of both single-bus and multi-bus modes. Experimental results show that the flexibility of the proposed bus structure can reduce data transmission time compared to the conventional fixed bus structure. We incorporated the proposed bus structure in a JPEG system and verified that the proposed structure achieved an average of 22% improvement in time over the conventional fixed bus structure.
-
ML-AHB 버스 매트릭스를 위한 슬레이브 중심 중재 방식의 성능 분석
황수연(Sooyun Hwang),박형준(Hyeongjun Park),장경선(Kyoungson Jhang) 한국정보과학회 2007 정보과학회논문지 : 시스템 및 이론 Vol.34 No.5·6
온 칩 버스에서 중재 방식은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 전통적인 공유 버스는 다수의 마스터와 단일 중재기 사이의 버스 사용 요청 및 권한 신호에 기반한 마스터 중심의 중재 방식을 사용한다. 마스터 중심의 중재 방식을 사용할 경우 한 순간에 오직 하나의 마스터와 슬레이브만이 데이타 전송을 수행할 수 있다. 따라서 전체 버스 시스템의 효율성 및 자원의 이용률이 감소되는 단점이 있다. 반면, 슬레이브 중심의 중재 방식은 중재기가 각 슬레이브 포트 별로 분산되며, 마스터는 중재 동작 없이 바로 트랜잭션을 시작하고, 다음 전송을 진행시키기 위해 슬레이브의 응답을 기다리는 방식을 취한다. 따라서 중재 동작의 단위가 트랜잭션 또는 단일 전송이 될 수 있다. 또한 다수의 마스터와 다수의 서로 다른 슬레이브 사이에 병렬적인 데이타 전송이 가능하기 때문에 버스 시스템의 효율성 및 자원의 이용률이 증가된다. 본 논문은 슬레이브 중심의 중재 방식을 사용하는 온 칩 버스인 ML-AHB 버스매트릭스에 다양한 중재 방식을 적용시켜 전체 버스 시스템의 성능을 비교 분석해 보고, 어플리케이션의 특징에 따라 어떤 중재 방식을 사용하는 것이 더 유리한지에 대해 언급한다. 본 논문에서 구현한 중재 방식은 고정된 우선순위 방식, 라운드 로빈 방식 및 동적인 우선순위 방식으로 나뉘며, 마스터와 슬레이브의 특성 별로 각각 실험을 수행하였다. 성능 시뮬레이션 결과, 버스 시스템에서 임계 경로에 있는 마스터의 개수가 적을 경우 동적인 우선순위 방식이 가장 높은 성능을 보였으며, 임계 경로에 있는 마스터의 개수가 많거나, 또는 모든 마스터들의 작업 길이가 동일할 경우 라운드 로빈 방식이 가장 높은 성능을 보였다. 또한 SDRAM과 같이 접근을 위한 지연이 긴 메모리 또는 장치들을 슬레이브로 사용하는 어플리케이션에서는 단일 전송 단위의 중재 방식보다 트랜잭션 단위의 중재 방식이 더 높은 성능을 보였다. 실제 SDRAM의 지연 시간이 1, 2 및 3 클럭 사이클인 경우 각각 26%, 42% 및 51%의 성능 향상을 보였다. In On-Chip bus, the arbitration scheme is one of the critical factors that decide the overall system performance. The arbitration scheme used in traditional shared bus is the master-side arbitration based on the request and grant signals between multiple masters and single arbiter. In the case of the master-side arbitration, only one master and one slave can transfer the data at a time. Therefore the throughput of total bus system and the utilization of resources are decreased in the master-side arbitration. However in the slave-side arbitration, there is an arbiter at each slave port and the master just starts a transaction and waits for the slave response to proceed to the next transfer. Thus, the unit of arbitration can be a transaction or a transfer. Besides the throughput of total bus system and the utilization of resources are increased since the multiple masters can simultaneously perform transfers with independent slaves. In this paper, we implement and analyze the arbitration schemes for the Multi-Layer AHB BusMatrix based on the slave-side arbitration. We implement the slave-side arbitration schemes based on fixed priority, round robin and dynamic priority and accomplish the performance simulation to compare and analyze the performance of each arbitration scheme according to the characteristics of the master and slave. With the performance simulation, we observed that when there are few masters on critical path in a bus system, the arbitration scheme based on dynamic priority shows the maximum performance and in other cases, the arbitration scheme based on round robin shows the highest performance. In addition, the arbitration scheme with transaction based multiplexing shows higher performance than the same arbitration scheme with single transfer based switching in an application with frequent accesses to the long latency devices or memories such as SDRAM. The improvements of the arbitration scheme with transaction based multiplexing are 26%, 42% and 51%, respectively when the latency times of SDRAM are 1, 2 and 3 clock cycles.
-
이재성(Jaesung Lee) 한국정보과학회 2013 정보과학회논문지 : 시스템 및 이론 Vol.40 No.6
최근 SoC 업계에서는 다양한 다중 버스 구조가 사용되고 있다. 그러나, 무분별한 버스 층의 남용은 온칩 통신 자원 및 실리콘 면적의 낭비를 초래한다. 이러한 낭비를 막기 위해 본 논문은 최적의 성능을 갖는 다중 버스 구조를 탐색하기 위한 정량적 분석 방법을 소개한다. 본 방법은 수학적 모델링을 통하여 다양한 온칩 버스 프로토콜의 특성을 반영하여 서로 다른 프로토콜을 기반으로 합성된 버스 구조 간 비교가 가능하다. 탐색에 걸리는 시간 복잡도에 대해 조사를 수행하여 그 규모가 O(n<sup>n</sup>)인 NP-complete 문제임을 인지하고 탐색 단계별로 적용할 수 있는 시간 복잡도 저감 방법들을 제안한다. 탐색 절차와 제안된 저감 방법들은 소프트웨어 프로그램으로 구현되었고 이를 이용해 실험을 한 결과 SNP 프로토콜 기반으로 합성된 다중 버스 구조가 AXI 기반의 다중 버스 구조 대비 25% 성능이 더 좋으며 제안된 방법들을 통한 시간 복잡도 저감은 O(10<sup>-6</sup>) 수준에 이르는 것으로 확인되었다. Various multi-layered bus architectures are now being used in the SoC industry. However, reckless use of bus layers may result in low utilization of communication resource and waste silicon area. This paper introduces a quantitative analysis to prevent the waste. The analysis equations reflect characteristics of various on-chip bus protocols into their mathematical forms. The time complexity for calculation and comparison of the equations is examined and it is found that their scale is O(n<sup>n</sup>) and thus the problem is NP-complete. Hence, the paper proposes some heuristic methods through in-depth investigation and applies them to each step of the exploration to reduce the time complexity. The exploration processes and the proposed methods are implemented as a software program and many experiments are performed. From the results, the performance of SNP turns out to be significantly enhanced and achieves 25% enhancement in comparison with a de-facto standard bus, AXI. For time complexity, the reduction ratio goes down to O(10<sup>-6</sup>).
ScienceON
DBpia연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
