Deep Submicron CMOS ASIC에서 다중 구동 게이트를 갖는 배선회로 해석 기법

조경순,변영기,Cho, Kyeong-Soon,Byun, Young-Ki 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.12

ASIC의 타이밍 특성 분석은 회로를 구성하는 게이트와 이들을 연결하는 배선의 지연 시간을 바탕으로 이루어진다. 게이트의 지연 시간은 입력에 인가된 파형의 천이 시간과 출력에 연결된 부하 커패시턴스를 변수로 하는 이차원 테이블로 모델링할 수 있다. 배선의 지연 시간은 배선에서 추출한 저항, 커패시턴스 등으로 구성된 배선회로에 AWE 기법을 적용하여 계산할 수 있다. 그러나 이들 지연 시간은 구동 게이트와 배선의 상호 작용의 영향을 받으므로 이 효과를 반영하여 이차원 테이블 모델과 AWE 기법을 사용하여야 한다. 배선을 구동하는 게이트가 한 개라는 가정 하에서 유효 커패시턴스와 게이트 구동 모델을 통하여 상호 작용을 고려하는 기법이 제안된 바 있다. 본 논문은 이를 확장하여 병렬로 연결된 여러 개의 CMOS 게이트가 동시에 배선을 구동하는 경우를 다룰 수 있는 기법을 제시하고 있다. 이 기법을 C 프로그램으로 구현하여 CMOS ASIC 제품에 적용한 결과 , 게이트와 배선의 지연 시간을 SPICE와 비교하여 수 십 배 이상 빠른 속도와 수 % 이내의 오차로 분석하였다. The timing characteristics of an ASIC are analyzed based on the propagation delays of each gate and interconnect wire. The gate delay can be modeled using the two-dimensional delay table whose index variables are the input transition time and the output load capacitance. The AWE technique can be adopted as an algorithm to compute the interconnect delay. Since these delays are affected by the interaction to the two-dimensional delay table and the AWE technique. A method to model this effect has been proposed through the effective capacitance and the gate driver model under the assumption of single driving gate. This paper presents a new technique to handle the multiple CMOS gates driving interconnect wire by extending previous approach. This technique has been implemented in C language and applied to several interconnect circuits driven by multiple CMOS gates. In most cases, we found a few tens of speed-up and only a few percents of errors in computing both of gate and interconnect delays, compared to SPICE.

CMOS 게이트에 의해서 구동 되는 배선 회로 압축 기술

조경순,이선영,Cho, Kyeong-Soon,Lee, Seon-Young 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.1

본 논문은 수 만 개 이상의 소자로 구성된 대규모 배선 회로를 SPICE와 같은 회로 시뮬레이터로 분석할 수 있도록 그 규모를 축소 시키는 새로운 방법을 제안하고 있다. 이 방법은 배선 회로의 구조 분석과 Elmore 시정수에 바탕을 둔 여러 가지 규칙들을 사용하여 회로 소자 개수를 줄여나가는 기존의 방법과 근본적으로 다른 접근 방식이다. AWE 기법을 사용하여 CMOS 게이트 구동 측성 모델을 구하고, 이 모델에 배선 회로를 연결하여 타임 모멘트를 계산한 다음, 이와 동일한 모멘트를 갖는 등가 RC 회로를 합성하는 과정을 거친다. 이 방법을 사용하면 배선 회로를 구동하는 CMOS 게이트의 특성을 높이는 수준의 정확도로 방영할 수 있을 뿐만 아니라, 압축된 회로의 크기가 원래 배선 회로에 포함되어 있던 소자의 개수와 관계없이 출력 노드의 개수에 비례하여 결정되므로, 대규모 배선 회로에 대해서 압축율이 극히 우수하다. 이 방법을 C 프로그램으로 구현하여 0.5${\mu}m$ CMOS ASIC 제품에 적용한 결과, 99% 이상의 극히 우수한 압축율을 보였으며, 원래의 배선 회로 대비 지연 시간 측면에서 1~10%의 오차를 갖는 정확도를 나타내었다. This paper presents a new technique to reduce a large interconnect circuit with tens of thousands of elements into the one that is small enough to be analyzed by circuit simulators such as SPICE. This technique takes a fundamentally different approach form the conventional methods based on the interconnect circuit structure analysis and several rules based on the Elmore time constant. The time moments are computed form the circuit consisting of the interconnect circuit and the CMOS gate driver model computed by the AWE technique. Then, the equivalent RC circuit is synthesized from those moments. The characteristics of the driving CMOS gate can be reflected with the high degree of accuracy and the size of the compressed circuit is determined by the number of output nodes regardless of the size of the original interconnect circuits. This technique has been implemented in C language, applied to several interconnect circuits driven by a 0.5${\mu}m$ CMOS gate and the equivalent RC circuits with more than 99% reduction ratio and accuracy with 1 ~ 10% error in therms of propagation delays were obtained.

결합 커패시턴스의 영향을 고려한 CMOS 셀 구동 모델

조경순,Cho, Kyeong-Soon 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.11

미세 선 폭을 갖는 반도체 칩에서 관찰할 수 있는 crosstalk 효과는 배선 회로 사이에 존재하는 결합 커패시턴스에 의한 현상이다. 칩 전체에 대한 타이밍 분석의 정확도는 칩을 구성하는 셀과 배선에 대한 지연시간 예측 자료의 정확도에 의해서 결정된다. 본 논문에서는 결합 커패시턴스에 의한 crosstalk 효과를 반영하여 지연시간을 정확하고 효율적으로 계산할 수 있는 CMOS 셀 구동 모델과 관련 알고리즘을 제안하고 있다. 제안한 모델과 알고리즘을 지연시간 계산 프로그램에 구현하고, 칩 레이아웃에서 추출한 벤치마크회로에 대한 지연시간 예측에 적용하였다. Victim에 영향을 주는 Aggressor를 $0\~10$개까지 연결하여 각각의 경우에 대한 셀 및 배선의 지연시간을 HSPICE와 비교한 결과 $1\%$ 내외의 오차를 보이는 우수한 정확도를 확인하였다. The crosstalk effects that can be observed in the very dee submicron semiconductor chips are due to the coupling capacitances between interconnect lines. The accuracy of the full-chip timing analysis is determined by the accuracy of the estimated propagation delays of cells and interconnects within the chip. This paper presents a CMOS cell driver model and delay calculation algerian capturing the crosstalk effects due to the coupling capacitances. The proposed model and algorithm were implemented in a delay calculation program and used to estimate the propagation delays of the benchmark circuits extracted from a chip layout. We observed that the average discrepancy from HSPICE simulation results is within $1\%$ for the circuits with a victim affected by $0\~10$ aggressors.

β-lactam계 항생물질 저항성을 지닌 Bacillus sp. J105 균주로부터 분비되는 베타 락탐 분해효소의 정제 및 특성

조경순(Kyeong Soon Cho),강병원(Byoung Won Kang),서민정(Min Jeong Seo),이영춘(Young Choon Lee),이재헌(Jai Heon Lee),주우홍(Woo Hong Joo),최영현(Yung Hyun Choi),임학섭(Hak Seob Lim),김정인(Jeong In Kim),서권일(Kwon Il Seo),정영기(Yong 한국생명과학회 2008 생명과학회지 Vol.18 No.6

Bacillus sp. J105 strain으로부터 유도된 β-lactamase는 ammonium sulfate 침전, 이온 교환 칼럼 크로마토그래피, 겔 여과 등의 과정을 거쳐 SDS-PAGE에서 단일 band로 정제하였다. 정제된 효소의 분자량은 31 kDa이었으며 등전점은 7.35이었다. 효소반응의 최적 pH와 온도는 각각 5와 40℃이었다. 정제 단백질의 총 아미노산 조성의 분석 결과, Gly과 Ala이 각각 14.1과 13.3 mole%로 가장 많은 아미노산 잔기를 차지하고 있었다. 정제 효소의 ampicillin을 기질로 하였을 때의 Km값은 1.33 mM이었고 Vmax값은 0.36 mM/㎖이었다. β-Lactamase, secreted from Bacillus sp. J105 strain was purified to a single band on SDS-PAGE by ammonium sulfate precipitation, ion exchange column chromatography and gel-filtration. The molecular weight of the purified enzyme was 31 kDa on SDS-PAGE and its isoelectric point was 7.35. Optimal pH and temperature for enzymatic reaction were 5 and 40℃, respectively. As a result of total amino acid composition analysis of the purified enzyme, Gly and Ala were occupied 14.1 and 13.3 mole %, respectively. Km and Vmax value of purified enzyme were 1.33 mM and 0.36 mM/㎖ using ampicillin as a substrate, respectively.

1997~2002년 부산지역 호흡기계 바이러스의 탐색

조경순 ( Kyung-soon Cho ),최승화 ( Seung-hwa Choi ),김지영 ( Ji-young Kim ),황유경 ( Yoo-kyeong Hwang ) 대한임상검사과학회 2003 대한임상검사과학회지(KJCLS) Vol.35 No.2

Respiratory virus is one of the most infectious agents in human. Six different respiratory tract viruses were detected from Busan while working on the preventive surveillance in 1997-2002. The isolation rate from suspected specimens were 8.1%. Influenza virus A, B type, parainfluenza virus, adenovirus, mumps virus, and measles virus were isolated from throat swabs, serum, and secretions of patients. Influenza A/Sydney/05/97(H3N2)-like, A/Johanesburg/33/94(H3N2)-like, A/Beijing/262/95(H1N1)-like, A/Panama/253/ 99(H3N2)-like, A/Panama/2007/99(H3N2)-like, A/Newcaledonia/2007/99 (H1N1) and Influenza B/Beijing/262/ 95-like, B/Beijing/243/97-like, B/Harbin/07/94-like, B/Guangdong/08/93-like, B/Honkong/22/2001-like, B/Sichuam/379/99-like were found. Adenovirus serotype 1, 2, 3 and 5 were detected, antibody of mumps both IgM and IgG were shown and outbreaks of measles were confirmed. Different antigenic types of influenza virus were detected every year, one outbreak of parainfluenza in 1999, mumps outbreak in 1999 and 2000, and incidence of measles in 2000 and 2001 were noticeable. Monthly outbreaks were November through following March with influenza virus, January through June with adenovirus, February through May and December with mumps, April through August and November, December with measles, respectively. The size of isolated viruses were 130 nm with influenza virus B type, non-enveloped, icosahedron with 70 nm with adenovirus, 170 nm with mumps virus and 180 nm with parainfluenza virus in diameter, respectively.

통합 비디오 코덱을 위한 4×4/8×8 DCT와 양자화 회로의 고성능 구조

이선영,조경순,Lee, Seon-Young,Cho, Kyeong-Soon 한국정보처리학회 2011 정보처리학회논문지 A Vol.18 No.2

본 논문은 통합 비디오 코덱에 적용할 수 있는 DCT와 양자화 회로에 대한 고성능 구조를 제안한다. 제안된 구조는 JPEG, MPEG-1/2/4, H.264, VC-1과 같은 동영상 압축 표준들에 사용되는 모든 변환과 양자화에 적용할 수 있다. 통합 DCT 회로 구조를 위해 8x8 DCT의 변환행렬을 재배치하는 순열행렬을 정의하였고 $4{\times}4$ DCT의 변환행렬과 통합하기 위해 $8{\times}8$ 변환행렬을 4개의 $4{\times}4$ 변환행렬로 나누었다. $8{\times}8$ DCT는 재배치와 분할된 변환행렬을 기반으로 $4{\times}4$ DCT 연산을 반복하여 수행된다. 구현된 회로는 사용자가 변환 계수를 입력하기 때문에 앞으로 등장할 어떤 종류의 DCT 변환에도 매우 쉽게 확장할 수 있다. DCT 회로의 곱셈기들은 회로 크기를 최소화하기 위해 양자화 회로에서 사용되는 곱셈기들과 공유하였다. 이때, 양자화 회로는 회로 구현에 필요한 자원과 처리 시간의 증가 없이 DCT 회로와 통합된다. 제안된 DCT와 양자화 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다. This paper proposes the new high-performance circuit architecture of the transform and quantization for unified video CODEC. The proposed architecture can be applied to all kinds of transforms and quantizations for the video compression standards such as JPEG, MPEG-1/2/4, H.264 and VC-1. We defined the permutation matrices to reorder the transform matrix of the $8{\times}8$ DCT and partitioned the reordered $8{\times}8$ transform matrix into four $4{\times}4$ sub-matrices. The $8{\times}8$ DCT is performed by repeating the $4{\times}4$ DCT's based on the reordered and partitioned transform matrices. Since our circuit accepts the transform coefficients from the users, it can be extended very easily to cover any kind of DCT-based transforms for future standards. The multipliers in the DCT circuit are shared by the quantization circuit in order to minimize the circuit size. The quantization circuit is merged into the DCT circuit without any significant increase of circuit resources and processing time. We described the proposed DCT and quantization circuit at RTL, and verified its operation on FPGA board.

H.264 움직임 예측을 위한 Luma와 Chroma 부화소 보간기 설계

이선영,조경순,Lee, Seon-Young,Cho, Kyeong-Soon 한국정보처리학회 2011 정보처리학회논문지 A Vol.18 No.6

본 논문은 H.264 움직임 예측을 위해 휘도 성분과 색차 성분의 부화소를 생성하는 효율적인 부화소 보간기 회로 설계에 대해 기술한다. 제안된 구조를 기반으로 한 회로는 보간 연산을 위해 입력 데이터를 버퍼링하지 않고 수평, 수직, 대각선의 부화소 보간을 병렬로 처리한다. 휘도성분에 대한 1/2 화소, 1/4 화소 보간과 색차 성분에 대한 1/8 화소 보간을 동시에 처리하여 회로 성능을 더욱 개선하였다. 회로 크기를 줄이기 위해 본 논문에서는 병렬로 보간 연산을 처리하는데 필요한 모든 중간 데이터를 레지스터 대신 내부 SRAM에 저장하였다. 제안된 구조를 레지스터 전달 수준의 회로로 기술하였고, FPGA 보드에서 동작을 검증하였다. 또한 구현된 회로를 130nm CMOS 표준 셀 라이브러리를 이용하여 게이트 수준의 회로로 합성하였다. 합성된 회로의 크기는 20,674 게이트이고 최대 동작 주파수는 244MHz이다. 회로에 사용된 SPSRAM의 전체 크기는 3,232 비트이다. 구현된 회로는 논리 게이트와 SRAM을 포함하여 다른 논문에서 제안한 회로에 비해 크기가 작고 성능도 우수하다. This paper describes an efficient design of the interpolation circuit to generate the luma and chroma sub-pixels for H.264 motion estimation. The circuit based on the proposed architecture does not require any input data buffering and processes the horizontal, vertical and diagonal sub-pixel interpolations in parallel. The performance of the circuit is further improved by simultaneously processing the 1/2-pixel and 1/4-pixel interpolations for luma components and the 1/8-pixel interpolations for chroma components. In order to reduce the circuit size, we store the intermediate data required to process all the interpolations in parallel in the internal SRAM's instead of registers. We described the proposed circuit at register transfer level and verified its operation on FPGA board. We also synthesized the gate-level circuit using 130nm CMOS standard cell library. It consists of 20,674 gates and has the maximum operating frequency of 244MHz. The total number of SPSRAM bits used in our circuit is 3,232. The size of our circuit (including logic gates and SRAM's) is smaller than others and the performance is still comparable to them.

Efficient Motion Estimation Algorithm and Circuit Architecture for H.264 Video CODEC

이선영,조경순,Lee, Seon-Young,Cho, Kyeong-Soon The Institute of Electronics and Information Engin 2010 電子工學會論文誌-CI (Computer and Information) Vol.47 No.12

본 논문은 H.264 비디오 코덱에 적용할 수 있는 고성능 정수화소 움직임 예측 회로 구조에 대해 설명한다. 전역 탐색 알고리즘은 모든 가능한 블록에 대해 확인하기 때문에 가장 좋은 결과를 보장한다. 그러나 전역 탐색 알고리즘은 많은 양의 연산과 데이터를 요구한다. 연산 노력을 줄이기 위해 많은 고속 탐색 알고리즘들이 제안되었다. 고속 탐색 알고리즘들의 단점은 데이터 접근이 불규칙하고 데이터 재사용이 어려운 것이다. 본 논문에서는 고성능 움직임 예측을 위하여 효율적인 정수화소 움직임 예측 알고리즘을 제안하고 있으며, 이를 구현하기 위한 처리 속도가 높고 외부 메모리 사용을 줄일 수 있는 회로 구조를 제안한다. 제안한 회로는 7가지 종류의 가변 블록 크기를 지원하면 41개 움직임 벡터를 생성한다. 구현된 고성능 움직임 예측 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다. 130nm CMOS 표준 셀 라이브러리로 합성된 회로는 1초에 139.8장의 1080HD ($1,920{\times}1,088$) 영상을 처리할 수 있고 H.264 5.1 레벨까지 지원 가능하다. This paper presents a high-performance architecture of integer-pel motion estimation circuit for H.264 video CODEC. Full search algorithm guarantees the best results by examining all candidate blocks. However, the full search algorithm requires a huge amount of computation and data. Many fast search algorithms have been proposed to reduce the computational efforts. The disadvantage of these algorithms is that data access from or to memory is very irregular and data reuse is difficult. In this paper, we propose an efficient integer-pixel motion estimation algorithm and the circuit architecture to improve the processing speed and reduce the external memory bandwidth. The proposed circuit supports seven kinds of variable block sizes and generates 41 motion vectors. We described the proposed high-performance motion estimation circuit at R1L and verified its operation on FPGA board. The circuit synthesized by using l30nm CMOS standard cell library processes 139.8 1080HD ($1,920{\times}1,088$) image frames per second and supports up to H.264 level 5.1.

Implementation of an AMBA-Based IP for H.264 Transform and Quantization

이선영,조경순,Lee, Seon-Young,Cho, Kyeong-Soon The Institute of Electronics and Information Engin 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.10

본 논문은 H.264 비디오 압축 표준에서 필요로 하는 순방향 및 역방향 변환과 양자화를 수행할 수 있는 AMBA 기반 IP에 대해서 기술하고 있다. 변환과 양자화 회로는 면적과 성능 측면에서 최적화되어 있으며, AMBA를 기반으로 동작하기 위해서 AHB 랩퍼 회로가 추가되었다. IP가 버스를 점유하는 시간과 비디오 데이터를 외부 메모리의 어느 위치에 저장할 것인지를 사용자가 지정할 수 있도록 설계하였다. Xilinx FPGA와 ARM9 프로세서를 장착한 플랫폼 보드를 사용하여 제안된 IP가 AMBA 표준에 근거하여 동작하는지를 검증하였다. $0.25{\mu}m$ 표준 셀을 사용하여 이 회로를 MPW 칩으로 제작하고 동작을 확인하였다. This paper describes an AMBA-based IP to perform forward and inverse transform and quantization required in the H.264 video compression standard. The transform and quantization circuit was optimized for area and performance. The AHB wrapper was added to the circuit for the AMBA-based operation. The user of the IP can specify how long the bus may be occupied by the IP and also where the video data are stored in the external memory. The function of the proposed IP based on AMBA Specification was verified on the platform board with Xilinx FPGA and ARM9 processor. We fabricated an MPW chip using $0.25{\mu}m$ standard cells and observed its correct operations on silicon.

Design of Intra Prediction Circuit for H.264 Decoder Sharing Common Operations Unit

심재오,이선영,조경순,Shim, Jae-Oh,Lee, Seon-Young,Cho, Kyeong-Soon The Institute of Electronics and Information Engin 2008 電子工學會論文誌-CI (Computer and Information) Vol.45 No.9

본 논문은 H.264 디코더용 인트라 예측 회로 구조와 설계를 제시한다. H.264의 인트라 예측에는 총 17개의 예측 모드, 즉 루마 $4\times4$ 블록을 위한 9개의 예측 모드, 루마 $16\times16$ 블록을 위한 4개의 예측 모드, 크로마 $8\times8$ 블록을 위한 4개의 예측 모드가 있다 모든 예측 모드에서 공통된 연산들을 추출하여 이들을 수행하기 위한 공통연산부를 정의하였다. 모든 예측 모드에서 이 연산부를 공유하는 제안된 회로 구조는 설계 측면에서 체계적이고 회로 크기 측면에서 효율적이다. This paper presents the architecture and design of intra prediction circuit for H.264 decoder. There are a total of 17 operational modes in the intra prediction of H.264- nine modes for a luma $4\times4$ block, four modes for a luma $16\times16$ block and four modes for a chroma $8\times8$ block. We extracted common operations included in all prediction modes and defined the common operations unit to perform those operations. The proposed circuit architecture sharing this unit in all prediction modes is systematic from the design point of view and efficient in terms of circuit size.