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대역확산 시스템용 병렬 상관기를 위한 저 전력 누적기 설계
류근장,정정화,Ryoo, Keun-Jang,Chong, Jong-Wha 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.12
In a typical spread spectrum system, parallel correlator occupies a large fraction of power consumption because of the large number of accumulators in the system. In this paper, a novel accumulator is proposed that can reduce the power consumption in the parallel correlator. The proposed accumulator counts the numbers of 1 of the incoming input data. The counted values are weighted and added together to obtain the final correlation value only at the end of the accumulation. The proposed accumulator has been designed and simulated by CADENCE Verilog-XL and synthesized by SYNOPSYS Design Compiler with $0.6{\mu}m$ standard cell library. Power consumption results have been obtained from EPIC PowerMill simulations. Simulation results are very encouraging. First, the power dissipation is reduced by 22% and the maximum operating frequency is increased by 323%. In addition, the parallel correlator using the proposed accumulators consumed less power than the conventional active parallel correlators by 22%, and less power than the conventional passive correlator by 43%. 일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.
테스트 스케줄링을 이용한 VLSI 회로의 스캔 테스터블 설계
이재선(Jea-Sun Lee),류근장(Keun-Jang Ryoo),손윤식(Yoon-Sik Son),강석주(Seok-Ju Kang),신재흥(Jea-Heung Sin),허용민(Yong-Min Hur),김윤홍(Yun-Hong Kim),임인칠(In-Chil Lim) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.1
본 논문에서는 직렬 스캔 설계방식의 테스트 시간과 테스트 핀의 오버헤드를 크게 줄일 수 있는 효율적인 테스터블 회로 설계 방식을 제안한다. 제안한 방식은 레지스터들의 배열을 스캔 레지스터 가중치에 기초하여 구성하고, 주어진 회로의 테스트 세션을 제안한 휴리스틱 알고리듬을 사용하여 제어 테스트 세션으로 재구성함으로써 전체 테스트 시간과 부가 하드웨어를 최소화한다. 멀티플렉서와 제어 신호를 사용하여 재구성된 세션을 수행하는 단일 스캔 경로(single scan path)를 형성함으로써, 기존의 방시고가는 달리 각 세션마다 스캔 데스트하는 경로를 다르게 구성한다. 따라서 전체 회로의 테스트 시간과 부가되는 테스트 하드웨어가 줄어든다.
Boundary - Scan 방식을 이용한 인쇄회로기판 테스트
김유인(Yoo In Kim),류근장(Keun Jang Ryoo),손윤식(Yoon Sik Shon),이재선(Jea Sun Lee),김윤홍(Yoon Hong Kim),임인철(In Chil Lim) 한국정보과학회 1992 한국정보과학회 학술발표논문집 Vol.19 No.2
Boundary-Scan 테스트 방식은 기존 테스트 방식으로 인쇄회로기판을 테스트할때 발생되는 장애요인을 해결한다. 본 논문에서는 Boundary-Scan 테스트 방식에서의 데이타 이동 경로를 테스트하여 부가된 경로에 대한 신뢰성을 보장하고 올바른 데이타를 전송 할 수 있게 한다. 또한 기판내 칩의 출력단 셀을 설계하여 신호연결선에서 발생된 단락고장으로 인하여 야기될 수 있는 인쇄회로기판 파손을 방지하고, 입력단 셀을 설계하여 신호연결선 테스트에 대한 결과 데이타를 효율적으로 분석하게 한다.
신재흥(Jae-Heung Shin),김장원(Jang-Won Kim),이인학(In-Hak Lee),손윤식(Yoon-Sik Son),류근장(Keun-Jang Ryoo),허용민(Yong-Min Hur),김윤홍(Yun-Hong Kim),이광보(Kwang-Bo Lee),임인철(In-Chil Lim) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.2
본 논문에서는 고속으로 동작하는 BiCMOS회로를 이용한 전가산기를 설계한다. 설계되는 회로는 전가산기의 논리 부분은 CMOS로 구성하고 출력단은 바이폴라 트랜지스터 드라이버와 풀 스윙 동작을 위한 MOS 트랜지스터로 구성된다. BiCMOS 회로는 출력단의 바이폴라 트랜지스터의 동작특성으로 인하여 풀 스윙을 하지 못하고 CMOS회로는 공급전압이 감소하면 지연시간이 급격히 증가하므로 본 논문에서는 출력단에 부가된 트랜지스터를 이용하여 저 전압에서도 고속 풀 스윙 동작을 하고 외부 파라미터의 변화에도 안정적으로 동작하도록 설계한다. 설계되는 BiCMOS회로를 이용한 전가산기가 기존의 CMOS를 이용한 전가산기보다 저 전압에서도 안정적으로 동작하는 것을 Spice회로 시뮬레이션을 통해 입중한다.
손윤식(Yoon-Sik Son),이인학(In-Hack Lee),박준(Joon Park),류근장(Keun-Jang Ryoo),신재흥(Jae-Heung Shin),허용민(Yong-Min Hur),김윤홍(Yoon-Hong Kim),한석붕(Seok-Bung Han),임인칠(In-Chil Lim) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.2
본 논문에서는 조합논리회로의 경로지연고장을 위한 효율적인 고장시뮬레이션 알고리즘을 제안한다. 제안하는 고장시뮬레이션 알고리즘은 동시성 고장시뮬레이션 방식을 사용하며 시뮬레이션수행시 각 경로들에대한 정보들을 효율적으로 저장하기위한 경로트리를 구성하여 메모리의 낭비를 줄인다. 활성화되는 경로의 로버스트 테스트용이도를 정의하고, 단계적 역추적(stepwise backtracing) 알고리즘을 제안하여 역추적 과정중의 불필요한 계산과정을 줄이고 팬아웃이 많은 회로의 경우에 중복되는 계산과정을 줄임으로서 시뮬레이션 속도를 향상시킨다.