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고영욱,김형균,김환용,Ko, Young-Oog,Kim, Hyeoung-Kyun,Kim, Hwan-Yong 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.2
본 논문에서는 HDTV 비디오 신호를 처리함에 있어 신호의 병목현상을 없애주고 신호의 원활한 처리를 위해 새로운 알고리듬을 적용하여 54MHz의 동작 주파수를 갖는 패커를 제안하였다. 또한 제안된 패커의 성능을 검증하기 위해 조합논리를 이용한 ROM 테이블 구조를 갖는 DCT 계수 부호화부를 함께 설계하므로써 DCT 계수 부호화부의 출력을 제안된 패커의 입력 데이타로 사용하였다. 본 논문에서 제안된 회로는 VHDL 코드를 이용하여 설계하였고 SYNOPSYS tool의 $0.65{\mu}m$ 공정을 이용한 모델링과 시뮬레이션을 수행하였다. In this paper, a packer is proposed for removing the bottle-neck effect and processing easy signal using a new algorithm with the operation frequency of 54MHz in processing HDTV video signal. To verify the performance of the proposed packer, DCT coefficient encoding block with ROM table using a combinational logic is designed and its output data are used as the input data of the packer.The proposed circuits, in this paper, are designed by using VHDL code and its modeling and simulation are performed with SYNOPSYS tool in $0.65{\mu}m$ design rule.
디지털 TV에 적합한 새로운 구조의 채널 적응 등화기 설계
백덕수,이환범,김형균,Baek, Deok-Soo,Lee, Wan-Bum,Kim, Hyeoung-Kyun 대한전자공학회 2002 電子工學會論文誌 IE (Industry electronics) Vol.39 No.2
최근 신경회로망 구조 또는 퍼지논리를 이용한 자력등화 즉, 비선형 등화에 대한 연구가 활발하게 진행되고 있다. 본 논문에서는 계산의 복잡성과 등화 성능 사이에 더 나은 trade-off를 찾기 위해 스텝 크기(step size)를 자동적으로 조절할 수 있는 즉, 에러 오차 값이 크면 계수갱신율을 크게 하고 에러 오차 값이 작으면 계수갱신율을 작게 하여 빠른 수렴비와 낮은 초과 MSE를 갖는 TS(Tagaki-Sugeno) 퍼지 모델과 ISI에 강하고 위상변화에 둔감한 CMA(Constant Modulus Algorithm)를 접목시킨 새로운 FSG (Fuzzy Stochastic Gradient)/CMA 알고리즘을 제안하였다. 제안된 FSG/CMA 알고리즘을 사용한 채널 적응 등화기를 설계하여 모의실험한 결과 기존 알고리즘 보다 3.5dB의 SNR이 개선됨을 확인하였다. Recently, the study on non-linear equalization, self-recovering equalization using the neural Network structure or Fuzzy logic, is lively in progress. In this thesis, if the value of error difference is large, coefficient adaptation rate is bigger, and if being small, it is smaller. We proposed the new FSG(Fuzzy Stochastic Gradient)/CMA algorithm combining TS(Tagaki-Sugeno) fuzzy model having fast convergence rate and low mean square error(MSE) and CMA(Constant Modulus Algorithm) which is prone to ISI and insensitive to phase alteration. As a simulation result of the designed channel adaptive equalizer using the proposed FSG/CMA algorithm, it is shown that SNR is improved about 3.5dB comparing to the conventional algorithm.?
DES의 데이터 처리속도 향상을 위한 변형된 병렬 Feistel 구조에 관한 연구
李善根(Lee Seon Keun),金炯均(Kim Hyeoung Kyun),金煥溶(Kim Hwan Yong) 大韓電子工學會 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.12
정보통신의 눈부신 발달과 인터넷의 급격한 확산으로 현대 네트워크 통신은 전자상거래 또는 전자화폐의 활성화, 전자서명등의 여러 가지 첨단기능을 수행하고 있으며 미래에는 더욱 진보된 서비스를 제공하게 될 것이다. 이러한 전자상거래와 같은 정보통신네트워크는 보다 안전하게, 보다 투명성이 있는 네트워크의 보장을 요구하게 되며, 보다 빠른 네트워크의 성능을 기대하게 된다. 본 논문에서는 이러한 여러 가지 요구에 부응하기 위하여 DES(Data Encryption Standard)의 기본 구조인 Feistel 구조를 병렬로 변화시킨 병렬 Feistel 구조를 가지는 DES를 제안한다. 제안된 병렬 Feistel 구조는 DES 자체의 구조적 문제(error의 propagation) 때문에 pipeline 방식을 사용할 수 없어 데이터 처리속도와 데이터 보안사이에서의 trade-off 관계를 가질 수밖에 없었던 DES의 성능을 크게 향상시킬 수 있으며 더불어 Feistel 구조를 채택한 SEED에 제안된 방식을 적용할 경우 지금보다 더욱 우월한 보안 기능 및 고속의 처리능력을 발휘하게 될 것이다. 여기에서 사용된 CAD Tool은 회로합성과 모의실험에 모두 Synopsys Ver.1999.10을 사용하였다. With the brilliant development of information communication and the rapid spread of internet, current network communication is carrying several up-to-date functions such as electronic commerce, activation of electro currency or electronic signature and will produce more advanced services in the future. Information communication network such as that electronic commerce would demand the more safe and transparent guard of network, and anticipate the more fast performance of network. In this paper, in order to meet the several demands, DES (data encryption standard) with parallel feistel structure, which feistel structure of the basic structure of DES is transformed into in parallel, is proposed. The existing feistel structure can’t use pipeline method for the structural problem of DES itself-the propagation of error. therefore, this modified parallel feistel structure could improve largely the performance of DES which had to have the trade-off relation between data processing speed and data security and in addition a method proposed in SEED having adopted the modified parallel feistel structure shows more excellent secure function and/or fast processing ability. The used CAD Tool use Synopsys Ver. 1999. 10 in both of synthesis and simulation.
SLM 방식으로 적층 제조된 Ti-6Al-4V 합금의 HIP 처리에 따른 준정적 및 동적 기계적 특성 변화
장지훈 ( Ji-hoon Jang ),최영신 ( Young-sin Choi ),김형균 ( Hyeoung-kyun Kim ),이동근 ( Dong-geun Lee ) 한국열처리공학회 2020 熱處理工學會誌 Vol.33 No.3
Selective laser melting (SLM) is an additive manufacturing process by melting metallic powders and stacking into layers, and can product complex shapes or near-net-shape (NNS) that are difficult to product by conventional processes. Also, SLM process is able to raise the efficiency of production by creating a streamlined manufacturing process. For manufacturing in SLM process using Ti-6Al-4V powder, analysis of microstructural evolution and evaluation of mechanical properties are essential because of rapid melting and solidification process of powders according to high laser power and rapid scan speed. In addition, it requires a post-processing because the soundness and mechanical properties are degraded by defects such as pore, un-melted powder, lack-of-fusion, etc. In this study, hot isostatic press (HIP) was conducted as a post-processing on SLM-printed Ti- 6Al-4V alloy. Microstructure of post-processed Ti-6Al-4V alloy was compared to as-built Ti-6Al-4V, and the evolution of quasi-static (Vickers hardness, room temperature tensile characteristic) and dynamic (high-cycle fatigue characteristic) mechanical properties were analyzed. (Received April 2, 2020; Revised April 23, 2020; Accepted May 4, 2020)
병렬기법을 이용한 RICS 프로세서용 고속 레지스터 파일 설계
박형근,김형균,김환용 圓光大學校大學院 1996 論文集 Vol.17 No.-
Modular memory is an essential component of any digital 1C design library. The major application of high speed register file has been as the main memory of large-scale computers, super computer, microcomputer, workstation, so on. So, in this thesis, The designed high speed register file for RISC processor, which is possible to processing concurrent I/O by seperating read/write bitline and word access TR has become one of the key embedded elements for processor VLSI's, because it allows simultaneous access from multiple resource and the parallel operations yield a high system throughput. Benefits include reduced constraints on the client units and simpler register to register programming models. Stable output characteristics was obtained by testing at peripheral circuits of operation and was designed by using 1.2[μm] CMOS design rule.