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- 저자 : 김이섭(Lee-Sup Kim) (검색결과 6 건)
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서브블록 히스토그램 등화기법을 이용한 개선된 콘트래스트 강화 알고리즘
김정연,김이섭,황승호,Kim, Joung-Youn,Kim, Lee-Sup,Hwang, Seung-Ho 대한전자공학회 1999 電子工學會論文誌, S Vol.s36 No.12
본 논문에서는 영상의 콘트래스트 (이하 대비)를 높이기 위한 개선된 히스토그램 등화 기법을 제안한다. 기존의 글로벌 히스토그램 등화 기법은 간단하나 영상의 각 부분에 맞는 충분한 대비를 얻을 수 없다. 이를 해결하기 위한 블록 중첩 서브블록 히스토그램 등화 기법은, 높은 대비를 얻을 수 있으나 그 계산량이 엄청나다는 단점이 있다. 본 논문에서는 두 방법의 장점을 모두 얻기 위한 부분 중첩 서브블록 히스토그램 등화기법(Partially Overlapped Sub-block Histogram Equalization : POSHE)을 제안한다. 이 방법에서는 서브블록들의 히스토그램 등화 함수를 저역 통과 필터 형태의 마스크를 이용하여 얻음으로써 그 계산량을 블록 중첩 서브블록 히스토그램 등화에 비해 크게 줄여서 훨씬 빠른 시간에 블록 중첩 서브블록 히스토그램 등화 기법과 비슷한 정도의 높은 대비를 얻을 수 있게 되었다. In this paper, an advanced histogram equalization algorithm for contrast enhancement is presented. Histogram equalization is the most popular algorithm. Global histogram equalization is simple and fast, but its contrast enhancement power is relatively low. Local histogram equalization, on the other hand, can enhance overall contrast more effectively, but the complexity of computation required is very high. In this paper, a low pass filter type mask is used to get a sub-block histogram equalization function to more simply produce the high contrast. The low pass filter type mask is realized by partially overlapped sub-block histogram equalization (POSHE). With the proposed method. the computation overhead is reduced by a factor of about one hundred compared to that of local histogram equalization while still achieving high contrast.
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김춘호,김이섭,Kim, Chun-Ho,Kim Lee-Sup 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.12
최근에 등장한 프랙탈 영상 압축 알고리즘은 소프트웨어적인 측면에서는 많이 연구되고 있으나, 하드웨어 구현을 위한 연구는 드물다. 그러나 , 프랙탈 영상 압축 기법이 동영상 처리를 위해 사용될 경우 소프트웨어적으로는 실시간 처리의 어려움이 있어 고속의 전용 하드웨어가 필요하다. 그러나 , 아직 복호기의 구체적인 하드웨어의 설계 예는 드물다. 본 연구에서는 $256{\times}256$의 크기의 흑백 영상의 실시간 처리가 가능한 quadtree 방식의 프랙탈 영상 압축 복호기를 전용 하드웨어로 설계하였으며, 이를 위한 저전력 기법을 제안한다. 제안한 두 가지 방법 중 첫번째는 영상의 복원 후 발생하는 블록 현상을 제거하기 위한 post-processing 방법을 하드웨어 측면에서 최적화하는 것이다. 이 방식은 기존의 소프트웨어에서 사용하던 승산기가 필요한 가중 평균 방식보다 하드웨어를 적게 소모하여 비용을 줄이며, 속도는 69%정도의 향상이 있다. 두번째 방식은 데이터 패스 내부의 곱셈기를 입력 벡터의 통계적 특성을 이용하여 소비 전력이 적도록 설계하는 것이다. 이 방식으로 설계할 경우 8 bits 이하의 크기의 곱셈기에서 저전력에 유리하다고 알려진 어레이(array) 형태의 곱셈기에 비해 약 28%정도 소비 전력을 줄일 수 있었다. 위 두 가지 전력 절감 방식을 사용하여 동작 전압 3.3V, 1 poly 3 metal, $0.6{\mu}m$ CMOS 공정으로 복호기의 코어 부분을 칩으로 제작하였다. Fractal image compression algorithm has been studied mostly not in the view of hardware but software. However, a general processor by software can't decode fractal compressed images in real-time. Therefore, it is necessary that we develop a fast dedicated hardware. However, design examples of dedicated hardware are very rare. In this paper, we designed a quadtree fractal-based compressed image decoder which can decode $256{\times}256$ gray-scale images in real-time and used two power-down methods. The first is a hardware-optimized simple post-processing, whose role is to remove block effect appeared after reconstruction, and which is easier to be implemented in hardware than non-2' exponents weighted average method used in conventional software implementation, lessens costs, and accelerates post-processing speed by about 69%. Therefore, we can expect that the method dissipates low power and low energy. The second is to design a power dissipation in the multiplier can be reduced by about 28% with respect to a general array multiplier which is known efficient for low power design in the size of 8 bits or smaller. Using the above two power-down methods, we designed decoder's core block in 3.3V, 1 poly 3 metal, $0.6{\mu}m$ CMOS technology.
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보수 이론을 이용한 32비트 파이프라인 캐리 선택 가산기
김영준,김이섭,Kim, Young-Joon,Kim, Lee-Sup 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.9
캐리 선택 가산기에 파이프라인을 적용하면 적은 수의 파이프라인 스테이지를 가지면서 많은 수의 파이프라인 스테이지를 갖는 가산기처럼 높은 주파수 상에서 구동한다. 이 논문에서는 캐리 선택 가산기 구조를 적용한 4 블록 5스테이지 파이프라인 32비트 가산기를 제안하였다. 이 제안된 가산기는 기존의 16스테이지 파이프라인 32비트 가산기와 같이 높은 주파수에서 동작한다. 그럼에도 불구하고 이 제안된 가산기는 기존 16 스테이지 파이프라인 가산기 보다 3배 적은 트랜지스터로 구현 가능하다. 이 가산기는 0.25um CMOS 공정으로 구현할 때 2.5V전압에서 1.67GHz으로 동작한다. Using the carry-select adder scheme, an adder with small number of stages can be operated as fast as an adder with large number of stages. In this paper, a 4-block 5-stage 32-bit pipelined carry-select adder is designed and implemented. The proposed adder operates as fast as a conventional 16-stage 32-bit pipelined adder while the number of registers required is nearly same as a conventional 4-stage pipelined adder. This adder is operated at 1.67GHz clock frequency in a standard 0.25um CMOS technology with 2.5 V supply voltage.
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전력소모 감소를 위한 저 전압 BUS 구동과 인터페이스 분석
이호석,김이섭,Lee Ho-Seok,Kim Lee-Sup 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.7
본 논문은 FCSR(Freedback Control Swing voltage Reduction) 방식을 이용하여 bus 구동전압을 수백 mV이내로 줄일 수 있는 구동기에 대한 내용을 다루고 있다. 이는 MDL 구조와 같이 대용량, 대단위 bus에서의 전력소모를 줄이기 위한 연구로 FCSR은 dual-line bus와 bus precharging을 기본구조로 채택하고 있다. Bus 환경이 변화함에 따라 일정한 구동전압을 유지하기 위하여 구동기의 크기를 자동적으로 조절할 수 있도록 구동기와 bus를 모델링 하였고 또한 odd mode로 동작하는 이웃하는 선간의 커플링 영향을 평행 전류원으로 모델링하여 선간간섭(crosstalk) 영향을 분석하였다. 현대 0.8um 공정으로 제작된 chip은 bus를 600mV로 구동하도록 설계되었으며 테스트결과 3.3V에서 70Mhz로 동작 가능하다. Hspice 시뮬레이션으로 FCSR은 3.3V에서 250Mhz의 동작이 가능하다. This paper describes a low voltage swing bus driver using FCSR(Feedback Control Swing voltage Reduction) which can control bus swing voltage within a few hundred of mV. It is proposed to reduce power consumption in On-chip interface, especially for MDL(Merged DRAM Logic) architecture wihich has wide and large capacitance bus. FCSR operates on differential signal dual-line bus and on precharged bus with block controlling fuction. We modeled driver and bus to scale driver size automatically when bus environment is variant. We also modeled coupling capacitance noise(crosstalk) of neighborhood lines which operate on odd mode with parallel current source to analysis crosstalk effect in the victim-line according as voltage transition in the aggressor-line and environment in the victim-line. We built a test chip which was designed to swing 600mV in bus, shows 70Mhz operation at 3.3V, using Hyundai 0.8um CMOS technology. FCSR operate with 250Mhz at 3.3V by Hspice simulation.
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신경망 가속을 위한 저항성 메모리의 IR Drop 보상
정영석(Youngseok Jeong),김이섭(Lee-Sup Kim) 대한전자공학회 2021 대한전자공학회 학술대회 Vol.2021 No.6
We propose a new compensation method to minimize the effect of IR Drop during ReRAM PIM operation. A method of compensating the SAR ADC output by reflecting the IR Drop noise that effects the output of the ReRAM PIM to the reference voltage of the SAR ADC has been proposed. The proposed solution is capable of a significant level of compensation up to 35% of the worst IR Drop.
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