영상처리를 위한 웨이브렛 변환 디지털 필터의 설계

김윤홍,전경일,방기천,이우순,박인정,이강현,Kim, Yun-Hong,Jeon, Gyeong-Il,Bang, Gi-Cheon,Lee, U-Sun,Park, In-Jeong,Lee, Gang-Hyeon 대한전자공학회 2000 電子工學會論文誌-CI (Computer and Information) Vol.37 No.3

In this paper, we proposed the hardware architecture of wavelet transform digital filter for an image processing. Filter bank pyramid algorithm is used for wavelet transform and each fillet is implemented by the FIR filter. For DWT computation, because the memory controller is implemented by hardware, we can efficiently process the multisolution decomposition of the image data only input the parameter. As a result of the image Processing in this paper, 33㏈ PSNR has been obtained on 512$\times$512 B/W image due to 11-bit mantissa processing in FPGA Implementation. And because of using QMF( Quadrature Mirror Filter) properties, it reduces half number of the multiplier needed DWT(Discrete Wavelet Transform) computation so the hardware size is reduced largely. The proposed scheme can increase the efficiency of an image Processing as well as hardware size reduced. The hardware design proposed of DWT fillet bank is synthesized by VHDL coding and then the test board is manufactured, the operating Program and the application Program are implemented using MFC++ and C++ language each other. 본 논문에서는 영상처리를 위한 웨이브렛 변환 디지틀 필터 설계의 하드웨어 구조를 제안한다. 웨이브렛 변환을 위하여 필터 뱅크 피라미드 알고리즘을 이용하고 각각의 필터는 FIR 필터로 구현하였다. 그리고 메모리 제어기를 하드웨어로 구현하여 DWT 계산이 수행되므로 단순한 파라미터 입력만으로 영상 데이터의 다중해상도 분해를 효율적으로 처리할 수 있었다. 본 논문에서의 영상처리 결과는 FPGA의 하드웨어적 제한으로 인한 11bit의 가수처리 때문에, 512×512 흑 백영상에 대하여 33㏈의 PSNR이 나타났다. 그리고 QMF(Quadrature Mirror Filter)의 특성을 이용하여 DWT(Discrete Wavelet Transform) 계산에 필요한 승산기의 수를 절반으로 줄임으로써 하드웨어의 크기도 감소하였다. 그러므로 제안된 방법은 하드웨어 크기의 감소에 따른 영상처리의 효율성을 증대할 수 있다. DWT 필터 뱅크의 제안된 하드웨어 설계는 VHDL 코딩으로 설계합성을 하여 테스트 보드가 제작되었으며, 실행프로그램은 MFC++로, 영상복원 디코드 응용프로그램은 C++언어를 이용하여 구현하였다.

조합논리회로를 위한 효율적인 테스트 컴팩션 알고리즘

김윤홍,Kim, Yun-Hong 한국정보과학회 2001 정보과학회논문지 : 시스템 및 이론 Vol.28 No.4

본 논문에서는 조합논리회로의 테스트 컴팩션을 위한 두 가지 효율적인 알고리즘을 제안한다. 제안된 알고리즘들은 각각 동적인 컴팩션 기법과 정적인 컴팩션 기법을 사용하고 있으며, 실험을 위해 기존의 ATPG시스템인 ATALANTA에 통합 구현하였다. ISCAS85와 ISCAS89(완전스캔 버전) 벤치마크 회로에 대한 실험에서 본 시스템은 기존에 발표된 다른 컴팩션 알고리즘에 비하여 보다 작은 테스트 집합을 보다 빠르게 생성하였으며, 실험 결과를 통하여 제안된 알고리즘들의 유효성을 입증할 수가 있었다.

VLSI BIST에 적합한 응답 압축기 설계

김윤홍(Yun Hong Kim) 상명대학교 공학기술연구소 2004 공학기술연구 Vol.2004 No.2

This paper proposes an algorithm for designing efficient space response compactors for built-in self-testing of VLSI circuits. This algorithm can be applied independently from the structure of circuits under test. In conventional space response compactors, high hardware overhead is required and fault coverage is reduced by aliasing which maps faulty circuit's response to fault-free one. However, the proposed algorithm of designing space response compactors reduces hardware overheads without reducing the fault coverage. Also, the algorithm can be applied even to general N-input logic gate, and the most efficient space response compactor can be designed considering the characteristics of output sequence from the circuit under test. The proposed algorithm is implemented in C on a SUN SPARC 20 workstation and the experimental results on ISCAS'85 benchmark circuits with pseudorandom patterns generated by LFSR are obtained. The results show the efficiency and validity of the algorithm.

USB 인터페이스를 지원하는 VMS(Variable Message Signboard)의 제어부 설계

김윤홍(Yun Hong Kim),신재흥(Jae Heung Shin) 상명대학교 공학기술연구소 2004 공학기술연구 Vol.2004 No.1

In general VMS(Variable Message Signboard), complex hardware or software systems have been used to send information from the local controller to the display board, which consist of the PC-card or PC-add Board, I/F card and Sub board. So, the conventional VMS systems have some problems with maintenance and data transfer rate. This study designs a control board for VMS that handles and transfers information by connecting the USB port of the PC directly to the board. In addition, an MPU is introduced to the hardware for a software engine module, which enables the fast development of new products by modifying just only the software engine but not the hardware.

한국인 Gilbert`s syndrome 환자에서 UGT-1A1 promoter 유전자 다양성에 관한 연구

김윤홍 ( Yoon Hong Kim ),정길만 ( Gil Man Gung ),김효정 ( Hyo Jung Kim ),장윤정 ( Yun Jung Chang ),연종은 ( Jong Eun Yeon ),김재선 ( Jae Seon Kim ),변관수 ( Kwan Soo Byun ),박영태 ( Young Tae Bak ),이창홍 ( Chang Hong Lee ) 대한소화기학회 2002 대한소화기학회 춘계학술대회 Vol.2002 No.-

<목적> Gilbert`s syndrome은 다른 원인없이 간헐적인 unconjugated bilirubin의 증가를 보이는 질환으로서 bilirubin을 conjugation 시켜 배설시키는 UGT-1A1의 활성도가 정상인의 30% 정도로 떨어져서 발생하는 것으로 알려져 왔다. 지금까지 알려진 바에 의하면 정상적인 서구인의 경우 UGT-1A1의 promotor의 일정부위가 정상적인 (TA)6를 이루는데 비해 Gilbert`s syndrome 환자의 경

저전력소모를 고려한 논리 변환 방법

김윤홍 ( Yun Hong Kim ),손윤식 ( Yoon Sik Son ) 상명대학교 정보디스플레이연구소 2004 정보디스플레이연구 Vol.2004 No.3

데이터 경로에 대한 효율적인 클럭 게이팅 방법

김윤홍 ( Yun Hong Kim ) 상명대학교 정보디스플레이연구소 2004 정보디스플레이연구 Vol.2004 No.3

주사선 변환을 위한 적응적 보간 기법

김윤홍(Yun Hong Kim),이상운(Sang Un Lee) 상명대학교 공학기술연구소 2004 공학기술연구 Vol.2004 No.1

In this paper, a new adaptive interpolation algorithm is proposed for scan rate conversion of interlaced images. This algorithm performs better than the ELA(Edge-Based Line Average) does, especially for the image with high frequency signals. By using the new adaptive window of estimating the directional spatial correlations of neighboring pixels on the basis of the ELA, interpolation accuracy increases. Moreover, the new algorithm is simply structured and, therefore, easy to implement. Simulation results for different images have shown the efficiency of the proposed scan rate conversion algorithm, with significant improvement over previous ELA algorithms.

Ordered Binary Decision Diagram을 이용한 새로운 테스트 생성 알고리듬

김윤홍(Yun Hong Kim) 상명대학교 공학기술연구소 2004 공학기술연구 Vol.2004 No.2

With the rapid increase in the size and complexity of VLSI circuits, testing and testable design become more important parts of the design process for high reliability of VLSI chips. The significant amount of research has been carried out in the area of gate-level combinational test generation using the single stuck-at fault model. The test generation problem has been shown to be NP-complete in time complexity and most of current research has concentrated on finding efficient methods of generating tests for hard-to-detect faults in a reasonable time. There are two major ways in test generation: path sensitization methods and algebraic methods. In algebraic methods, the circuit under test is typically represented by some form of a switching function like a truth table, sum-of-products expressions and Karnaugh maps. Until recently, algebraic methods have not found favor over path sensitization methods because they did not scale well with size of the circuits under test. The main problems were those of generating the representations from circuit netlists and their manipulation when there were a large number of input variables and internal nodes. These problems have been alleviated to a great extent with the renewed interest in the use of Ordered Binary Decision Diagrams (OBDDs) for the representation and manipulation of combinational logic. This paper proposes an efficient algorithm for gate-level combinational test generation using OBDDs. The circuit under test is partitioned into fanout-free subcircuits and then the subcircuits are represented by OBDDs. The remaining subcircuits except the faulty one are functionally manipulated by OBDDs, which lead to saving time in test generation.

조합논리회로를 위한 효율적인 테스트 컴팩션 알고리즘

김윤홍(Yun-Hong Kim) 한국정보과학회 2001 정보과학회논문지 : 시스템 및 이론 Vol.28 No.3·4

본 논문에서는 조합논리회로의 테스트 컴팩션을 위한 두 가지 효율적인 알고리즘을 제안한다. 제안된 알고리즘들은 각각 동적인 컴팩션 기법과 정적인 컴팩션 기법을 사용하고 있으며, 실험을 위해 기존의 ATPG시스템인 ATALANTA에 통합 구현하였다. ISCAS85와 ISCAS89(완전스캔 버전) 벤치마크 회로에 대한 실험에서 본 시스템은 기존에 발표된 다른 컴팩션 알고리즘에 비하여 보다 작은 테스트 집합을 보다 빠르게 생성하였으며, 실험 결과를 통하여 제안된 알고리즘들의 유효성을 입증할 수가 있었다. This paper proposes two efficient test compaction algorithms for combinational circuits. These algorithms use a dynamic compaction technique and a static compaction technique, respectively, and are incorporated into the existing high-performance ATPG system, called ATALANTA, for experiments. The integrated system generated smaller test sets than the other conventional algorithms did for the benchmark circuits from ISCAS85 and ISCAS89(the full scan version) in less CPU times. Experimental results show the effectiveness for the two proposed algorithms.