펄스 전류법을 이용한 구리 비아 형성에서 평활제의 영향 고찰 = Effects of levelers in pulse current electroplating on copper via filling

국문 초록 (Abstract)

최근 IT 산업에 있어서 반도체 패키지 기술은 메모리, 시스템 LSI 반도체의 미세화 및 고성능화를 달성하기 위한 차세대 반도체 기술의 한 분야로 자리를 잡았다. 다양한 기능의 구현이 가능한 전자제품에 대한 요구가 증대되고 있으며 이는 모바일시대에 들어서면서 더욱 가속되고 있다. 이러한 전자기기들의 경량화, 소형화, 다기능화 진전에는 반도체 디바이스의 미세화, 고성능화, 고집적화가 커다란 기여를 해왔다. 또한 대규모 SoC(system on chip)의 등장으로 다기능 회로라든가 다른 규격의 I/O를 하나의 칩에 집적시키는 것이 가능해졌다. 현재 반도체 집적공정의 물리적 한계에 따라 최근 칩의 수직연결 또는 수직통합 개념의 3D-IC packaging 기술이 주목받고 있다. 고집적 3D-IC packaging을 위하여 TSV(through silicon via) 기술이 부각되고 있는데 Au 와이어 본딩을 통한 신호 전달은 3D TSV기술에 비해 전체적인 배선의 길이가 길기 때문에 신호 전달속도의 감소, 저조한 고주파 특성 및 I/O 패드 증가로 인한 패키지 면적의 증가 등의 문제점이 있다. 따라서 최근에는 소자 사이에 through via를 형성하고 이를 전기 전도도와 도금특성이 우수 한 Cu로 채우는 Cu via filling 공정을 이용함으로써 와이어 본딩에 의한 단점을 보완해 나가는 연구가 최근 집중적으로 이루어지고 있다. 소자와 소자 간 또는 소자와 기판 간 interconnection이 through via를 통해 이루어지는 3D SiP의 경우 전해 도금법을 이용해 결함 없이 Cu를 채우는 기술과 도금 후 웨이퍼 표면을 평탄화 시키는 기술이 후속 공정인 범프 형성과 스택 공정의 신뢰성에 영향을 미치는 핵심 기술들이다.
결함 없는 비아 필링을 위하여 bottom-up superfilling의 형상이 충족되어야 하며 이를 위해 기존에는 억제제, 가속제, 평활제 등의 다양한 유기물 첨가제를 함유한 도금액을 이용하여 비아 필링을 진행하였다. 하지만 이런 유기물 첨가제의 분해로 인한 오염으로 디바이스의 신뢰성을 떨어뜨리는 것은 물론이며 도금액의 수명을 감소시키는 현상이 일어나고 있다. 이러한 이유 때문에 첨가제의 사용을 줄이며 비아 필링을 하고자 하는 연구결과가 활발히 진행되고 있다. 본 실험에서는 첨가제의 사용량을 줄이기 위하여 다양한 첨가제 중에 평활제만을 사용하여 비아 필링 실험을 진행하였으며, 평활제의 양에 따른 비아 필링의 형상을 관찰하였다. 본 실험을 통해 전해액에 첨가되는 평활제들의 역할을 규명하였고 이를 통해 비아 필링에 있어서 각각의 전류밀도에 따른 최적화된 첨가제의 농도의 조건을 확립하였다.

다국어 초록 (Multilingual Abstract)

Most of portable devices require smaller size and higher performance. Until now, Au wire bonding has been used for the interconnection between stacked chips. Although wire bonding can reduce footprint of packaged chip area however it cannot reduce RC-delay due to its long wiring length. The attention on the 3D TSV(through silicon via) has been increased to achieve high density of packaging and minimize signal delay. Low electric resistance is achieved by interconnecting interlayer through via holes due to its short wire length. Copper has been selected as the filling materials because of its high electrical conductivity and resistance to electromigration. Also its compatibility with multilayer and back-end processes. Defects such as voids or seams are frequency formed in the via and it may cause serious problems in reliability. For successful bottom-up superfilling which is a prerequisite condition for defect-free copper via filling, organic additives such as inhibitor, accelerator and leveler were necessary in a copper plating bath. However, due to the decomposition of these organic additives process are known to cause contamination. This contamination problem can cause the reliability problem of the devices and reducing the lifetime of the solution. Therefore, an alternative plating process employing a plating solution which has lower additive concentration has been studied.
Three levelers(Methylene Violet, Janus Green B, Diazine Black) were investigated to study the effects of levelers on copper deposition. The effects of levelers were analyzed by several electrochemical methods such as polarization plots, galvanostatic plots, cyclic voltammograms. After the electrochemical analysis, filling morphologies of electroplated copper were analyzed by SEM images.
All levelers had leveling effects than that of stock solution. Filling morphologies were different with variations levelers concentrations and current density. Defect-free copper via filling could be achieved when levelers were used with proper current density. The objective of this study is to find right leveler concentration to fill via without using accelerator, suppressor and PRC(pulse-reverse currrent).

목차 (Table of Contents)

• 1. 서 론 1
• 2. 이론적 배경 3
• 2-1. 3D 패키지 기술 3
• 2-2. 3D TSV 기술 5
• 2-3. TSV 제조기술 10
• 2-3-1. 비아의 형성 10
• 2-3-2. 확산방지층 및 도전층의 형성 기술 13
• 2-4. 비아 필링 기술 15
• 2-5. 전해도금의 원리 18
• 2-6. 구리 전해도금 25
• 2-7. 구리 비아 필링에서 평활제의 역할 27
• 2-8. 구리 비아 필링에서 펄스 도금의 영향 29
• 3. 실험방법 32
• 3-1. 시편 제작 32
• 3-2. 전해액 제조 35
• 3-3. 첨가제의 전기화학적 분석 36
• 3-4. 전처리 및 구리 비아 필링 39
• 4. 결과 및 고찰 41
• 4-1. 비아 내 seed 층의 두께 관찰 41
• 4-2. 첨가제에 따른 구리도금의 전기화학적 특성 변화 43
• 4-2-1. Polarization Plot 43
• 4-2-2. Galvanostatic Plot 45
• 4-2-3. Cyclic Voltammogram 47
• 4-3. 10㎃/㎠ 전류밀도에 따른 구리 비아 필링의 형상 49
• 4-4. 15㎃/㎠ 전류밀도에 따른 구리 비아 필링의 형상 54
• 4-5. 20㎃/㎠ 전류밀도에 따른 구리 비아 필링의 형상 59
• 4-6. 도금 시간 경과에 따른 비아 필링 형상 63
• 4-7. 비아 필링 조건 확립 65
• 5. 결론 및 요약 68
• 6. 참고 문헌 70
• Abstract 74