입력 - 결합 전류 제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용한 저전력 안테나 스위치 컨트롤러 IC

임동구(Donggu Im) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.1

이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 ?VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V전원을 공급받으며 송신 모드에서 135 ㎂를 소모하며 10 ㎲의 빠른 start-up 시간을 달성하였고, 전체 면적은 1.3 mm x 0.5mm로 설계되었다. In this paper, a low power antenna switch controller IC is designed using a silicon-on-insulator (SOI) CMOS technology. To improve power handling capability and harmonic distortion performance of the antenna switch, the proposed antenna switch controller provides 3-state logic level such as +VDD, GND, and ?VDD for the gate and body of switch of FETs according to decoder signal. By employing input-coupled current ring oscillator and hardware efficient level shifter, the proposed controller greatly reduces power consumption and hardware complexity. It consumes 135 ㎂ at a 2.5 V supply voltage in active mode, and occupies 1.3 mm × 0.5 mm in area. In addition, it shows fast start-up time of 10 ㎲.

입력-결합 전류 제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용한 저전력 안테나 스위치 컨트롤러 IC

임동구,Im, Donggu 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9

이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 -VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V 전원을 공급받으며 송신 모드에서 135 ${\mu}A$를 소모하며 10 ${\mu}s$의 빠른 start-up 시간을 달성하였고, 전체 면적은 $1.3mm{\times}0.5mm$로 설계되었다. In this paper, a low power antenna switch controller IC is designed using a silicon-on-insulator (SOI) CMOS technology. To improve power handling capability and harmonic distortion performance of the antenna switch, the proposed antenna switch controller provides 3-state logic level such as +VDD, GND, and -VDD for the gate and body of switch of FETs according to decoder signal. By employing input-coupled current ring oscillator and hardware efficient level shifter, the proposed controller greatly reduces power consumption and hardware complexity. It consumes 135 ${\mu}A$ at a 2.5 V supply voltage in active mode, and occupies $1.3mm{\times}0.5mm$ in area. In addition, it shows fast start-up time of 10 ${\mu}s$.

지상파 및 케이블 디지털 TV 튜너를 위한 RF 프런트 엔드

최치훈,임동구,남일구,Choi, Chihoon,Im, Donggu,Nam, Ilku 대한전자공학회 2012 전자공학회논문지 Vol.50 No.8

본 논문에서는 지상파 및 케이블 디지털 TV를 위한 더블 컨버전 (double-conversion) zero-IF 튜너에 적합한 저잡음 고선형 광대역 RF 프런트 엔드를 제안한다. 저잡음 증폭기는 전류 증폭 기반의 잡음 제거 기법을 적용하여 저잡음과 고선형성 특성을 갖는다. 상향 변환 믹서와 SAW 필터 버퍼는 3차 intermodulation 제거 기법을 적용하여 고선형성 특성을 갖는다. 제안한 RF 프런트 엔드는 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, 전원 전압 1.8 V에서 60 mA의 전류를 소모하면서 48 MHz에서 862Hz의 디지털 TV 밴드에서 30 dB의 전압 이득, 4.2 dB의 single side-band 잡음 지수, 40 dBm의 IIP2, -4.5 dBm의 IIP3의 성능을 보인다. This paper presents an integrated low noise and highly linear wideband RF front-end for a digital terrestrial and cable TV tuner, which are used as a part of double-conversion TV tuner. The low noise amplifier (LNA) has a low noise figure and high linearity by adopting a noise canceling technique based on current amplification. The up-conversion mixer and SAW buffer have high linearity by employing a third order intermodulation cancellation technique. The proposed RF front-end is designed in a $0.18{\mu}m$ CMOS and draws 60 mA from a 1.8 V supply voltage. The RF front-end shows a voltage gain of 30 dB, an average single side-band noise figure of 4.2 dB, an IIP2 of 40 dBm, and an IIP3 of -4.5 dBm for the entire band from 48 MHz to 862Hz.

고 출력 응용을 위한 2개의 전송영점을 가지는 최소화된 SOI CMOS 가변 대역 통과 여파기

임도경,임동구,Im, Dokyung,Im, Donggu 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9

이 논문에서는 multiple split ring resonator(MSRRs)와 로딩된 스위치드 제어부를 이용하여 2개의 전송영점을 가지는 대역통과 여파기를 설계하였다. 높은 선택도와 칩 사이즈의 초소형화를 위해 비대칭의 급전 선로를 도입하여 통과 대역 주위에 위치한 전송 영점 쌍을 생성하였다. Cross coupling 또는 source-load coupling 방식을 이용한 기존의 여파기와 비교해보면 이 논문에서 제안된 여파기는 단지 2개의 공진기만으로 전송 영점을 생성하여 높은 선택도를 얻었다. 여파기의 선택도와 민감도(삽입 손실)를 최적화하기 위해 비대칭 급전 선로의 위치에 따른 전송 영점과 삽입손실의 관계를 분석하였다. 통과 대역 주파수의 가변과 30dBm 정도의 고 출력 신호를 처리하기 위해 MSRRs의 최 외각 링에 MIM 커패시터와 stacked-FET으로 구성된 SOI-CMOS 스위치드 제어부가 로딩되어 있다. 스위칭 트랜지스터의 전원을 켜고 끔으로써 통과 대역 주파수를 4GHz로부터 5GHz까지 이동시킬 수 있다. 제안된 칩 여파기는 0.18-${\mu}m$ SOI CMOS 기술을 이용함으로써 높은 Q를 가지는 수동 소자와 stacked-FET의 집적을 가능하게 만들었다. 설계된 여파기는 $4mm{\times}2mm$ ($0.177{\lambda}g{\times}0.088{\lambda}g$)의 초소형화 된 크기를 가진다. 여기서 ${\lambda}g$는 중심 주파수에서의 $50{\Omega}$ 마이크로스트립 선로의 관내 파장을 나타낸다. 측정된 삽입손실(S21)은 5.4GHz, 4.5GHz에서 각 각 5.1dB, 6.9dB를 나타내었다. 설계된 여파기는 중심 주파수로부터 500MHz의 오프셋에서 20dB이상의 대역외 저지 특성을 나타내었다. This paper presents a capacitor loaded tunable bandpass chip filter using multiple split ring resonators (MSRRs) with two transmission zeros. To obtain high selectivity and minimize the chip size, asymmetric feed lines are adopted to make a pair of transmission zeros located on each side of passband. Compared with conventional filters using cross-coupling or source-load coupling techniques, the proposed filter uses only two resonators to achieve high selectivity through a pair of transmission zeros. In order to optimize selectivity and sensitivity (insertion loss) of the filter, the effect of the position of asymmetric feed line on transmission zeros and insertion loss is analyzed. The SOI-CMOS switched capacitor composed of metal-insulator-metal (MIM) capacitor and stacked-FETs is loaded at outer rings of MSRRs to tune passband frequency and handle high power signal up to +30 dBm. By turning on or off the gate of the transistors, the passband frequency can be shifted from 4GH to 5GHz. The proposed on-chip filter is implemented in 0.18-${\mu}m$ SOI CMOS technology that makes it possible to integrate high-Q passive devices and stacked-FETs. The designed filter shows miniaturized size of only $4mm{\times}2mm$ (i.e., $0.177{\lambda}g{\times}0.088{\lambda}g$), where ${\lambda}g$ denotes the guided wave length of the $50{\Omega}$ microstrip line at center frequency. The measured insertion loss (S21)is about 5.1dB and 6.9dB at 5.4GHz and 4.5GHz, respectively. The designed filter shows out-of-band rejection greater than 20dB at 500MHz offset from center frequency.

고 출력 응용을 위한 2개의 전송영점을 가지는 최소화된 SOI CMOS 가변 대역 통과 여파기

임도경(Dokyung Im),임동구(Donggu Im) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.1

이 논문에서는 multiple split ring resonator(MSRRs)와 로딩된 스위치드 제어부를 이용하여 2개의 전송영점을 가지는 대역 통과 여파기를 설계하였다. 높은 선택도와 칩 사이즈의 초소형화를 위해 비대칭의 급전 선로를 도입하여 통과 대역 주위에 위치한 전송 영점 쌍을 생성하였다. Cross coupling 또는 source-load coupling 방식을 이용한 기존의 여파기와 비교해보면 이 논문에서 제안된 여파기는 단지 2개의 공진기만으로 전송 영점을 생성하여 높은 선택도를 얻었다. 여파기의 선택도와 민감도(삽입 손실)를 최적화하기 위해 비대칭 급전 선로의 위치에 따른 전송 영점과 삽입손실의 관계를 분석하였다. 통과 대역 주파수의 가변과 30dBm 정도의 고 출력 신호를 처리하기 위해 MSRRs의 최 외각 링에 MIM 커패시터와 stacked-FET으로 구성된 SOI-CMOS 스위치드 제어부가 로딩되어 있다. 스위칭 트랜지스터의 전원을 켜고 끔으로써 통과 대역 주파수를 4GHz로부터 5GHz까지 이동시킬 수 있다. 제안된 칩 여파기는 0.18-μm SOI CMOS 기술을 이용함으로써 높은 Q를 가지는 수동 소자와 stacked-FET의 집적을 가능하게 만들었다. 설계된 여파기는 4 mm x 2 mm (0.177λg x 0.088λg)의 초소형화 된 크기를 가진다. 여기서 λg는 중심 주파수에서의 50Ω 마이크로스트립 선로의 관내 파장을 나타낸다. 측정된 삽입손실(S21)은 5.4GHz, 4.5GHz에서 각 각 5.1dB, 6.9dB를 나타내었다. 설계된 여파기는 중심 주파수로부터 500MHz의 오프셋에서 20dB이상의 대역 외 저지 특성을 나타내었다. This paper presents a capacitor loaded tunable bandpass chip filter using multiple split ring resonators (MSRRs) with two transmission zeros. To obtain high selectivity and minimize the chip size, asymmetric feed lines are adopted to make a pair of transmission zeros located on each side of passband. Compared with conventional filters using cross-coupling or source-load coupling techniques, the proposed filter uses only two resonators to achieve high selectivity through a pair of transmission zeros. In order to optimize selectivity and sensitivity (insertion loss) of the filter, the effect of the position of asymmetric feed line on transmission zeros and insertion loss is analyzed. The SOI-CMOS switched capacitor composed of metal-insulator-metal (MIM) capacitor and stacked-FETs is loaded at outer rings of MSRRs to tune passband frequency and handle high power signal up to +30 dBm. By turning on or off the gate of the transistors, the passband frequency can be shifted from 4GH to 5GHz. The proposed on-chip filter is implemented in 0.18-μm SOI CMOS technology that makes it possible to integrate high-Q passive devices and stacked-FETs. The designed filter shows miniaturized size of only 4 mm x 2 mm (i.e., 0.177λg x 0.088λg), where λg denotes the guided wave length of the 50Ω microstrip line at center frequency. The measured insertion loss (S21)is about 5.1dB and 6.9dB at 5.4GHz and 4.5GHz, respectively. The designed filter shows out-of-band rejection greater than 20dB at 500MHz offset from center frequency.

지상파 및 케이블 디지털 TV 튜너를 위한 RF 프런트 엔드

최치훈(Chihoon Choi),임동구(Donggu Im),남일구(Ilku Nam) 대한전자공학회 2012 전자공학회논문지 Vol.49 No.12

본 논문에서는 지상파 및 케이블 디지털 TV를 위한 더블 컨버전 (double-conversion) zero-IF 튜너에 적합한 저잡음 고선형 광대역 RF 프런트 엔드를 제안한다. 저잡음 증폭기는 전류 증폭 기반의 잡음 제거 기법을 적용하여 저잡음과 고선형성 특성을 갖는다. 상향 변환 믹서와 SAW 필터 버퍼는 3차 intermodulation 제거 기법을 적용하여 고선형성 특성을 갖는다. 제안한 RF 프런트 엔드는 0.18 μm CMOS 공정을 사용하여 설계하였고, 전원 전압 1.8 V에서 60 mA의 전류를 소모하면서 48 MHz에서 862Hz의 디지털 TV 밴드에서 30 dB의 전압 이득, 4.2 dB의 single side-band 잡음 지수, 40 dBm의 IIP2, -4.5 dBm의 IIP3의 성능을 보인다. This paper presents an integrated low noise and highly linear wideband RF front-end for a digital terrestrial and cable TV tuner, which are used as a part of double-conversion TV tuner. The low noise amplifier (LNA) has a low noise figure and high linearity by adopting a noise canceling technique based on current amplification. The up-conversion mixer and SAW buffer have high linearity by employing a third order intermodulation cancellation technique. The proposed RF front-end is designed in a 0.18 μm CMOS and draws 60 mA from a 1.8 V supply voltage. The RF front-end shows a voltage gain of 30 dB, an average single side-band noise figure of 4.2 dB, an IIP2 of 40 dBm, and an IIP3 of -4.5 dBm for the entire band from 48 MHz to 862Hz.