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ADI-FDTD 방법을 이용한 3차원 인터커넥트 모델링
崔翼俊,원태영,金演泰 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.8
본 논문에서는 3차원 인터커넥트(3-D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD, Alternating Direction Implicit Finite Difference Time Domain)방법으로 맥스웰 회전 방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였다. 3차원 인터커넥트 모델내의 전자기파 문제를 해석하기 위하여 맥스웰 회전 방정식을 ADI-유한차분시간영역방법으로 이산화 하였으며, ADI-유한차분시간영역의 경계에서 발생하는 반사파를 해결하기 위하여 흡수 경계 조건인 완전 정합 층 방법(PML, Perfectly Matched Layer)을 도입하였다. 개발한 ADI-유한차분시간영역방법 및 완전 정합 층의 수치 모델을 검증하기 위하여 3차원 마이크로스트립 전송선(microstrip transmission line) 구조를 3차원 그리드(grid) 구조로 모델링한 후, 시간영역에서 전계 분포를 컴퓨터로 모의 실험하였다. 그리고 본 논문에서 제안한 ADI-유한차분시간영역방법과 종래의 스탠다드 유한차분시간영역방법의 수치적 성능을 정량적으로 비교, 분석하였다. In this paper, we developed a numerical analysis model by using ADI-FDTD method to analyze three-dimensional interconnect structure. We discretized maxwell's curl equation by using ADI-FDTD. We introduced PML(Perfectly Matched Layer) absorbing boundary condition to solve the effect of the reflected wave at the interface. Evaluting the numerical model of PML and ADI-FDTD, we simulated the electric field distribution in time domain. We compare standard FDTD with ADI-FDTD, and analysis the result.
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복잡한 ULSI 배선 구조 생성을 위한 토포그래피 모델링 및 시뮬레이션
權五燮,원태영,尹錫仁,金演泰,尹林澤 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.4
A dynamically-allocated topographical model, so-called cell advancing model, has been developed modifying the cell model. Memory requirements are reduced by dynamically allocating completed topography and material information only at surface cells, and setting other cells as a material index. In this paper, this model is presented and verified with applications to etching process by using the analytic model and Monte Carlo model for the incident ion flux, deposition process, and process integration. In case of DRAM cell fabrication process with 5,440,500(130×155×270) cells takes about 22MB memory to represent the topography. 본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사 이온 분포가 계산되며, 단위 공정뿐만아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.
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