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재귀호출을 위한 합성 가능한 VHDL 코드 변환기 설계
홍승완(Seung-Wan Hong),안성용(Seong-Yong Ahn),이정아(Jeong-A Lee) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.2Ⅲ
시스템을 설계함에 있어 시스템의 성능과 비용 및 시간을 고려한 하드웨어 소프트웨어를 혼합한 통합설계(codesign) 환경이 많이 연구되고 있다. 통합 설계 과정을 자동화하기 위해서는 기술 언어를 툴에 맞게 자동적으로 바꾸어주는 기능이 필요하게 된다. C를 VHDL로 변환하는 방법에서 특히 동적 할당, 포인터, 재귀 호출에 대한 변환이 어렵다. 본 논문은 재귀 호출 부분을 제어부, 연산부, 입력부, 메모리로 나누어 각각을 component로 설계하게 만들었다. C언어로부터 합성 가능한 VHDL로의 변환 중 재귀 호출에 관한 연구를 수행함으로써 상위 수준에서의 시스템 설계를 할 수 있도록 도와주고, C로부터 VHDL로의 변환에 유연성을 부여하여, 설계를 자동화시키는데 기여할 수 있을 것이다.
높은 자릿수를 이용한 고속 나눗셈 연산기의 최적화 연구 및 변환 요소 전처리를 위한 설계
이병석(Byeong-Seok Lee),안성용(Seong-Yong Ahn),홍승완(Seung-Wan Hong),이정아(Jeong-A Lee) 한국정보과학회 1998 한국정보과학회 학술발표논문집 Vol.25 No.2Ⅲ
나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘과 비교하여 복잡하고, 수행 빈도수가 적다는 이유로 그동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전으로 고속 나눗셈의 필요성 및 전체적인 수행 시간 향상을 위해 고속 나눗셈 연산기의 중요성은 더욱 부각되고 있다. 그러나 칩의 크기는 제작 단가와 깊은 관련이 있기 때문에 고속 나눗셈 연산기를 칩으로 제작할 때 요구되는 성능과 비용을 만족하기 위한 적절한 분석이 필요하다. 본 논문은 자릿수 순환(Digit Recurrence)알고리즘에서 속도가 빠른 높은 자릿수 이용 (Very-High Radix) 알고리즘을 기반으로 최적화된 자릿수(Radix) 범위를 제시하였다. 그리고 변환 요소(Scaling Factor)를 전처리(Pre-processing)하여 연산의 주기를 감소하고, 크기 문제를 해결하기 위해서 상수표 대신 제어(Control) 방법으로 값을 구하는 방법을 설계하였다.