제조 기업의 R&D 자원과 혁신 성과의 구조적 관계 : 내부 R&D 역량, 외부 R&D 협력, 정부 지원을 중심으로

정의영 ( Eui Young Chung ),이기백 ( Ki Baek Lee ),최문기 ( Mun Kee Choi ) 포스코경영연구원 2013 POSRI 경영경제연구 Vol.13 No.1

Mixed Integer Linear Programming을 이용한 온칩 크로스바 네트워크 토폴로지 합성

전민제,정의영,Jun, Minje,Chung, Eui-Young 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9

SoC내의 IP 개수 및 데이터 통신량이 증가함에 따라 온칩 크로스바 네트워크가 SoC의 중추 연결망으로서 널리 사용되어지고 있다. 온칩 크로스바 네트워크는 여러 개의 크로스바 스위치들과 이들간의 연결로 이루어지는데, 시스템의 복잡도가 증가함에 따라 IP들과 스위치들간의 연결 형태를 결정하는 것, 즉 토폴로지를 결정하는 것이 점점 복잡해지고 있다. 이 문제를 해결하기 위해 본 논문에서는 목표 시스템의 칩내 통신 특성을 고려하여 최적의 온칩 크로스바 네트워크의 토폴로지를 찾아주는 방법을 제안한다. 제안하는 토폴로지 합성 방법은 mixed integer linear programming(MIILP)를 이용하여 다른 휴리스틱 합성 방법과 달리 전역 최적점(global optimum)을 찾을 수 있는 장점이 있다. 또한, 기존에 제안 되었던 MILP를 이용한 토폴로지 합성 방법들이 토폴로지를 표현하는데 IP 노드들과 스위치들 간의 인접 행렬들을 이용했던 것과 달리, 본 논문에서는 IP들 간통신을 표현하는 엣지들을 기본으로 하는 새로운 표현 방식을 제안한다. 실험 결과 본 논문에서 제안하는 새로운 MILP 표현 방식을 이용할 경우 기존 MILP 표현 방식을 이용했을 때보다 4개의 예제들에 대해 합성 속도가 평균 77.1 배 향상되었다. As the number of IPs and the communication volume among them have constantly increased, on-chip crossbar network is now the most widely-used on-chip communication backbone of contemporary SoCs. The on-chip crossbar network consists of multiple crossbars and the connections among the IPs and the crossbars. As the complexity of SoCs increases, it has also become more and more complex to determine the topology of the crossbar network. To tackle this problem, this paper proposes an on-chip crossbar network topology method for application-specific systems. The proposed method uses mixed integer linear programming to solve the topology synthesis problem, thus the global optimality is guaranteed. Unlike the previous MILP-based methods which represent the topology with adjacency matrixes of IPs and crossbar switches, the proposed method uses the communication edges among IPs as the basic element of the representation. The experimental results show that the proposed MILP formulation outperforms the previous one by improving the synthesis speed by 77.1 times on average, for 4 realistic benchmarks.

온도 인지 마이크로프로세서를 위한 듀얼 레지스터 파일 구조

최진항,공준호,정의영,정성우,Choi, Jin-Hang,Kong, Joon-Ho,Chung, Eui-Young,Chung, Sung-Woo 한국정보과학회 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.12

Today's microprocessor designs are not free from temperature as well as power consumption. As processor technology scales down, an on-chip circuitry increases power density, which incurs excessive temperature (hotspot) problem. To tackle thermal problems cost-effectively, Dynamic Thermal Management (DTM) has been suggested: DTM techniques have benefits of thermal reliability and cooling cost. However, they require trade-off between thermal control and performance loss. This paper proposes a dual integer register file structure to minimize the performance degradation due to DTM invocations. In on-chip thermal control, the most important functional unit is an integer register file. It is the hotspot unit because of frequent read and write data accesses. The proposed dual integer register file migrates read data accesses by adding an extra register file, thus reduces per-unit dynamic power dissipation. As a result, the proposed structure completely eliminates localized hotspots in the integer register file, resulting in much less performance degradation by average 13.35% (maximum 18%) improvement compared to the conventional DTM architecture. 오늘날 마이크로프로세서의 설계는 전력 소모 문제만이 아닌 온도 문제에서도 자유롭지 않다. 제조 공정의 미세화와 고밀도 회로 집적화가 칩의 전력 밀도를 높이게 되어 열성 현상을 발생시키기 때문이다. 이를 해결하기 위해 제안된 동적 온도 제어 기술은 냉각 비용을 줄이는 동시에 칩의 온도 신뢰성을 높인다는 장점을 가지지만, 냉각을 위해 프로세서의 성능을 희생해야 하는 문제점을 가지고 있다. 본 논문에서는 프로세서의 성능 저하를 최소화하면서 온도를 제어하기 위해 듀얼 레지스터 파일 구조를 제시한다. 온도 제어를 고려하였을 때 가장 관심을 끄는 것은 레지스터 파일 유닛이다. 특히 정수형 레지스터 파일 유닛은 그 빈번한 사용으로 인하여 프로세서 내부에서 가장 높은 온도를 가진다. 듀얼 레지스터 파일 구조는 정수형 레지스터 파일에 대한 읽기 접근을 두 개의 레지스터 파일에 대한 접근으로 분할하는데, 이는 기존 레지스터 파일이 소모하는 동적 전력을 감소시켜 열성 현상을 제거하는 효과를 가져온다. 그 결과 동적 온도 제어 기법에 의한 프로세서 성능 감소를 완화시키는데, 평균 13.35% (최대 18%)의 성능 향상을 확인할 수 있었다.

낸드 플래시 기반 저장장치의 피크 전류 모델링을 이용한 전력 최적화 기법 연구

원삼규(Samkyu Won),정의영(Eui-Young Chung) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.1

낸드플래시 기반 저장장치는 성능 향상을 위해 다중 채널, 다중 웨이 구조를 통해 다수의 낸드 디바이스를 병렬 동작시키고 있다. 하지만 동시 동작하는 낸드 디바이스의 수가 늘어나면서 전력 소모 문제가 가시화되었으며, 특히 디바이스 간 복수의 피크 전류가 서로 중첩되면서 높은 전력소모로 인해 데이터 신뢰성과 시스템 안정성에 큰 영향을 미치고 있다. 본 논문에서는 낸드 디바이스에서 지우기, 쓰기, 읽기 동작에 대한 전류 파형을 측정, 이를 프로파일링하여 피크 전류에 대한 정의와 모델링을 진행하였고, 나아가 다수의 낸드에서 피크 전류 중첩 확률을 계산한다. 또한 시스템 수준의 TLM 시뮬레이터를 개발하여 다양한 시뮬레이션 시나리오를 주입하여 피크 전류 중첩 현상을 분석 한다. 본 실험 결과에서는 낸드간 피크 중첩 현상을 차단할 수 있는 간단한 전력 관리 기법을 적용하여 피크 전류 중첩과 시스템 성능 간의 관계를 살펴보고 이를 통해 성능 저하 최소화를 위한 피크 중첩 비율을 제시하였다. NAND flash based storage devices adopts multi-channel and multi-way architecture to improve performance using parallel operation of multiple NAND devices. However, multiple NAND devices consume higher current and peak power overlap problem influences on the system stability and data reliability. In this paper, current waveform is measured for erase, program and read operations, peak current and model is defined by profiling method, and estimated probability of peak current overlap among NAND devices. Also, system level TLM simulator is developed to analyze peak overlap phenomenon depending on various simulation scenario. In order to remove peak overlapping, token-ring based simple power management method is applied in the simulation experiments. The optimal peak overlap ratio is proposed to minimize performance degradation based on relationship between peak current overlapping and system performance.

Mixed Integer Linear Programming을 이용한 온칩 크로스바 네트워크 토폴로지 합성

전민제(Minje Jun),정의영(Eui-Young Chung) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.1

SoC내의 IP 개수 및 데이터 통신량이 증가함에 따라 온칩 크로스바 네트워크가 SoC의 중추 연결망으로서 널리 사용되어지고 있다. 온칩 크로스바 네트워크는 여러 개의 크로스바 스위치들과 이들간의 연결로 이루어지는데, 시스템의 복잡도가 증가함에 따라 IP들과 스위치들간의 연결 형태를 결정하는 것, 즉 토폴로지를 결정하는 것이 점점 복잡해지고 있다. 이 문제를 해결하기 위해 본 논문에서는 목표 시스템의 칩내 통신 특성을 고려하여 최적의 온칩 크로스바 네트워크의 토폴로지를 찾아주는 방법을 제안한다. 제안하는 토폴로지 합성 방법은 mixed integer linear programming(MIILP)를 이용하여 다른 휴리스틱 합성방법과 달리 전역 최적점(global optimum)을 찾을 수 있는 장점이 있다. 또한, 기존에 제안 되었던 MILP를 이용한 토폴로지 합성 방법들이 토폴로지를 표현하는데 IP 노드들과 스위치들 간의 인접 행렬들을 이용했던 것과 달리, 본 논문에서는 IP들 간 통신을 표현하는 엣지들을 기본으로 하는 새로운 표현 방식을 제안한다. 실험 결과 본 논문에서 제안하는 새로운 MILP 표현방식을 이용할 경우 기존 MILP 표현 방식을 이용했을 때보다 4개의 예제들에 대해 합성 속도가 평균 77.1 배 향상되었다. As the number of IPs and the communication volume among them have constantly increased, on-chip crossbar network is now the most widely-used on-chip communication backbone of contemporary SoCs. The on-chip crossbar network consists of multiple crossbars and the connections among the IPs and the crossbars. As the complexity of SoCs increases, it has also become more and more complex to determine the topology of the crossbar network. To tackle this problem, this paper proposes an on-chip crossbar network topology method for application-specific systems. The proposed method uses mixed integer linear programming to solve the topology synthesis problem, thus the global optimality is guaranteed. Unlike the previous MILP-based methods which represent the topology with adjacency matrixes of IPs and crossbar switches, the proposed method uses the communication edges among IPs as the basic element of the representation. The experimental results show that the proposed MILP formulation outperforms the previous one by improving the synthesis speed by 77.1 times on average, for 4 realistic benchmarks.

비주기적인 캐시 미스 특성을 가지는 Prime-Probe 은닉 채널 공격

최승헌(Seung-Heon Choi),정의영(Eui-Young Chung) 대한전자공학회 2021 대한전자공학회 학술대회 Vol.2021 No.11

공간 지역성을 이용한 메타 데이터 압축 저장 기법

정인(In Jung),정의영(Eui-Young Chung) 대한전자공학회 2020 대한전자공학회 학술대회 Vol.2020 No.8

The flash-memory based storage maintains a flash translation layer call FTL. FTL manages logical address to physical mapping table and writes full mapping table on the flash memory. However, the increasing flash memory capacity causes more storage space and program/erase operations to store full mapping table. In this paper, we propose a compression technique of mapping table by exploiting spatial locality to alleviate the amount of writing on mapping table. For workload pattern related to spatial locality as sequential write, the method achieves higher hit ratio in a small cache and lower program/erase cycle. To evaluate the proposed FTL, we use inhouse trace-driven simulations.

PCM/NAND 하이브리드 SSD를 위한 수명 관리 기법

염준혁(Joonhyeok Yeom),정의영(Eui-Young Chung) 대한전자공학회 2018 대한전자공학회 학술대회 Vol.2018 No.11

TLC 낸드 플래시기반 저장 장치에서 페이지 중복쓰기 기법을 이용한 SLC 버퍼 성능향상 연구

원삼규(Samkyu Won),정의영(Eui-Young Chung) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.1

다중 셀 기반의 저장장치 특히, TLC 낸드 플래시는 낮은 가격을 무기로 SSD에 채용되고 있다. 그러나 TLC는 기존의 MLC대비 느린 성능과 내구성으로 인해 일부 블록(Block)을 SLC 영역으로 할당하여, 버퍼로 사용함으로써 성능을 개선하는 구조를 발전시켜 왔다. 본 논문에서는 SLC 버퍼 성능을 보다 향상시키기 위하여 SLC 블록에 대해 페이지 덮어쓰기 기능을 도입하였다. 이를 통해, 제한된 회수 이내에서 지움 동작 없이 데이터 갱신을 가능하도록 했다. 특히, 기존의 SLC 버퍼 영역이 채워지는 경우 유효 페이지를 TLC 블록으로 이동 복사하고, 해당 블록을 지워야 하는데, 제안된 방법을 통해 유효 페이지 복사 및 지움 동작을 50% 이상 줄일 수 있었다. 시뮬레이션 평가 결과 기존의 SLC 버퍼 대비 버퍼 덮어 쓰기를 통해 2배의 쓰기 성능 개선을 달성 하였다. In multi-level-cell based storage devices, TLC NAND has been employed solid state drive due to cost effectiveness. Since TLC has slow performance and low endurance compared with MLC, TLC based storage has adopted SLC buffer scheme to improve performance. To improve SLC buffer scheme, this paper proposes page overwriting method in SLC block. This method provides data updates without erase operation within a limited number. When SLC buffer area is filled up, FTL should execute copying valid pages and erasing it. The proposed method reduces erase counts by 50% or more compared with previous SLC buffer scheme. Simulation results show that the proposed SLC buffer overwrite method achieves 2 times write performance improvement.

Solid-State Disk의 빠른 구조 탐색 및 최적화를 위한 상위 수준 시뮬레이션 환경

방관후(Kwanhu Bang),정의영(Eui-Young Chung) 대한전자공학회 2010 대한전자공학회 학술대회 Vol.2010 No.6

Recently, flash memory-based Solid-State Disk (SSD) is being spotlighted as a large-sized and high-performance storage device. In order to further improve the performance of SSD, it is required to explore the internal architecture of it as well as efficient algorithms for Flash Translation Layer (FTL). In this paper, we constructed a high-level SSD hardware platform using SystemC so that fast architecture exploration is possible. In addition, a variety of FTL algorithms can be evaluated quantitatively on the platform. Using our environment, both hardware and software part of SSD can be optimized fast.