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소스제어 4T 메모리 셀 기반 소신호 구동 저전력 SRAM
정연배(Yeonbae Chung),김정현(Jung-Hyun Kim) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.3
본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누설전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-㎛ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 0.2156 ㎟이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30 % 쓰기동작시 42 % 동작소비전력이 적고, 대기전력 또한 64 % 적게 소비함을 관찰하였다. In this paper, an innovative low-power SRAM based on 4-transistor latch cell is described. The memory cells are composed of two cross-coupled inverters without access transistors. The sources of PMOS transistors are connected to bitlines while the sources of NMOS transistors are connected to wordlines. They are accessed by totally new read and write method which results in low operating power dissipation in the nature. Moreover, the design reduces the leakage current in the memory cells. The proposed SRAM has been demonstrated through 16-kbit test chip fabricated in a 0.18-㎛ CMOS process. It shows 17.5 ns access at 1.8-V supply while consuming dynamic power of 87.6 ?W/MHz (for read cycle) and 70.2 ?W/MHz (for write cycle). Compared with those of the conventional 6-transistor SRAM, it exhibits the power reduction of 30 % (read) and 42 % (write) respectively. Silicon measurement also confirms that the proposed SRAM achieves nearly 64 % reduction in the total standby power dissipation. This novel SRAM might be effective in realizing low-power embedded memory in future mobile applications.
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PMOS 게이팅 셀 기반 2.5-V, 1-Mb 강유전체 메모리 설계
김정현,정연배,Kim, Jung-Hyun,Chung, Yeonbae 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.10
본 논문에서는 강유전체 메모리의 셀 효율을 높이기 위해 PMOS-gating 셀을 이용한 설계기법을 기술하였다. PMOS-gating 셀은 PMOS access 트랜지스터와 강유전체 커패시터로 이루어지며 커패시터의 플레이트는 ground에 고정된다. 아울러 read/write 동작시 비트라인이 $V_{DD}$로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다. 이는 셀 플레이트 구동없이 단순히 워드라인과 비트라인만 구동하여 메모리 셀의 데이타를 저장하고 읽어낼 수 있는 설계 방식으로, 기존의 셀 플레이트를 구동하는 FRAM 대비 메모리 셀 효율을 극대화 할 수 있어, multi-megabit 이상의 집적도에서 경쟁력 있는 칩 면적 구현이 가능하다. $0.25-{\mu}m$ triple-well 공정을 적용한 2.5-V, 1-Mb FRAM 시제품 설계를 통해 제안한 설계기술을 검증하였고, 시뮬레이션 결과 48 ns의 access time, 11 mA의 동작전류 특성을 보였다. 레이아웃 결과 칩 면적은 $3.22\;mm^{2}$ 이며, 기존의 셀 플레이트 구동기를 사용하는 FRAM 대비 약 $20\;\%$의 셀 효율을 개선하였다. In this paper, a FRAM design style based on PMOS-gating cell structure is described. The memory cell consists of a PMOS access transistor and a ferroelectric capacitor. Its plate is grounded. The proposed scheme employs three novel operating methods: 1) $V_{DD}$ precharged bitline, 2) negative-voltage wordline technique and 3) negative-pulse restore, Because this configuration doesn`t need the on-pitch plate control circuitry, it is effective in realizing cost-effective chip sizes. Implementation for a 2.5-V, 1-Mb FRAM prototype design in a $0.25-{\mu}m$, triple-well technology shows a chip size of $3.22\;mm^{2}$, an access time of 48 ns and an active current of 11 mA. The cell efficiency is 62.52 $\%$. It has gained approximately $20\;\%$ improvement in the cell array efficiency over the conventional plate-driven FRAM scheme.
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Complementary Dual-Path Charge Pump with High Pumping Efficiency in Standard CMOS Logic Technology
이정찬(Jung-Chan Lee),정연배(Yeonbae Chung) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.12
전하펌프의 성능은 공급전압에 의해 크게 영향을 받는다. 본 논문에서는 표준 twin-well CMOS 로직 공정으로 제작 가능하며, 낮은 공급전압에서도 높은 효율을 갖는 새로운 전하펌프 회로를 제안하고 검증하였다. 제안한 전하펌프는 이중의 전하 전달 경로와 간단한 2-phase 클락을 사용한다. 한 주기의 펌핑 사이클 동안 각 펌핑 단에서 입력전압을 2배로 승압하며, 상보적으로 연결된 PMOS 트랜지스터를 전달 스위치로 사용하여 트랜지스터의 문턱전압에 의한 전압강하 없이 승압된 전압을 다음 승압 단으로 전달한다. 시뮬레이션과 측정을 통해 제안한 전하펌프를 검증하였으며, 동일한 공정조건에서 제작 가능한 기존 전하펌프들 보다 높은 출력전압과 큰 전류 구동능력 그리고 더 높은 전력효율을 가진다는 것을 확인하였다. In this paper, we present a new charge pump circuit feasible for the implementation with standard twin-well CMOS process technology. The proposed charge pump employs PMOS-switching dual charge-transfer paths and a simple two-phase clock. Since charge transfer switches are fully turned on during each half of clock cycle, they transfer charges completely from the present stage to the next stage without suffering threshold voltage drop. During one clock cycle, the pump transfers charges twice through two pumping paths which are operating alternately. The performance comparison by simulations and measurements demonstrates that the proposed charge pump exhibits the higher output voltage, the larger output current and a better power efficiency over the traditional twin-well charge pumps.
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누설전류 감소기법을 적용한 256-Kb Embedded SRAM 설계
엄윤주(Yoon-Joo Eom),송승호(Seung-Ho Song),정연배(Yeonbae Chung) 대한전자공학회 2006 대한전자공학회 학술대회 Vol.2006 No.11
In this paper, a low voltage SRAM utilizing VSS controlling leakage current reduction scheme is described. To achieve maximum efficiency, this scheme is applied to cell array, cell power decoder and local row decoder which are occupying 97% of leakage current in conventional SRAM. A 256-Kb embedded SRAM has been implemented in a 0.18 ㎛ CMOS technology. Compared with conventional SRAM, leakage current is reduced to 1/10 due to reverse bias effect in a standby mode without penalty of speed (20㎱ cycle) in the active mode.
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