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ア ァ カ サ ザ タ ダ ナ ハ バ パ マ ヤ ャ ラ ワ ヮ ン イ ィ キ ギ シ ジ チ ヂ ニ ヒ ビ ピ ミ リ ウ ゥ ク グ ス ズ ツ ヅ ッ ヌ フ ブ プ ム ユ ュ ル エ ェ ケ ゲ セ ゼ テ デ ヘ ベ ペ メ レ オ ォ コ ゴ ソ ゾ ト ド ノ ホ ボ ポ モ ヨ ョ ロ ヲ ―

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      저자 : 류천열(Ryou Chun Yeol) (검색결과 1 건)
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      • 병렬처리 : VLIW 시스템에서의 최소 시간 지연을 갖는 효율적인 병렬 파이프라인 알고리즘

        서장원(Suh Jang Won),송진희(Song Jin Hee),류천열(Ryou Chun Yeol),전문석(Jun Moon Seog) 한국정보처리학회 1995 정보처리학회논문지 Vol.2 No.4

        본 논문은 VLIW(Very Long Instruction Word) 시스템에 대한 파이프라이닝 알고리즘 문제와 파이프라인 처리에서 발생되는 시간 지연을 최소화할 수 있는 효율적인 파이프라인 처리 방법에 대해 서술하였다. 제안된 알고리즘은 병렬로 수행하면서 병렬 파이프라인 처리되며, 기본 오퍼레이션의 조합으로 응용 목적에 따라 다양한 기능을 수행하는 명령어의 설계가 가능하다. 본 논문에서는 프로세서의 파이프라인 알고리즘 효율성과 제안된 방법에 의해 시간 지연이 최소화 됨을 다른 파이프라인 방법과의 비교 분석을 통해 증명해 보인다. This paper describes pipelining algorithm issues for a VLIW(Very Long Instruction Word) System and the effective pipelined processing method by occurrence in pipelined mamegement of processor minimized to timing delay. The proposed algorithm is executed in pipeline and parallel processings, and by combining basic operations variable instruction set can be designed for various applications. In this paper, we prove and analyze the efficiency of the proposed pipeline algorithm and compare with other processor pipeline algorithm in terms of time minimizing.

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