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65nm CMOS공정을 이용한 FMCW 레이더 및 라디오미터 일체형 센서용 광대역 IF 가변 이득 증폭기
남효현(Hyohyun Nam),김형규(Hyeong-Kyu Kim),김당오(Dang-Oh Kim),류현준(Hyun-Jun Ryu),김주혜(Ju-Hye Kim),박정동(Jung-Dong Park) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.10
본 논문은 FMCW (Frequency-modulated continuous-wave) 레이더 및 레디오미터 센서가 결합된 수신 전단부용 IF 증폭기로 이용할 수 있는 광대역 가변 이득 증폭기 (VGA)를 65nm CMOS 공정을 이용하여 구현한 내용을 다룬다. 구현된 광대역 IF 가변 이득 증폭기는 통합된 64 비트 SPI scan-chain에 의해 제어된다. 구현된 가변 증폭기의 측정된 최대이득은 31.4dB, 가변이득범위는 4.5 dB ~ 31.4 dB, 3-dB 대역폭은 약 2 GHz 이고, 입력단 1dB 이득 압축점 (P1dB)은 -38.81 dBm이다. 본 가변 증폭기는 1.2 V의 전원에서 14.1 mA의 전류를 소모한다. 또한, 가변 이득 증폭기를 구성하는 가변이득단 및 컨트롤 회로, DC 오프셋제거기 및 공통되먹임(CMFB)회로, 출력 버퍼 등, 핵심블록이 차지하고 있는 칩면적은 410 μm × 336 μm이다. In this paper, we present a variable gain amplifier (VGA) that can be used as an IF amplifier block for a combined frequency-modulated continuous-wave (FMCW) radar and radiometer sensor in 65nm CMOS technology. The implemented wideband IF VGA is controlled by an integrated 64-bit SPI scan chain. The fabricated VGA shows the maximum gain of 31.4 dB, the variable gain range of 4.5 dB to 31.4 dB, the 3-dB bandwidth of 2 GHz and the input 1dB gain compression point (P1dB) of -38.81 dBm. The chip consumes 14.1 mA of current at 1.2 V and the chip area occupied by the variable gain stage and its control circuit, DC offset canceller and common-mode feedback (CMFB) circuit, and the output buffer is 410 μm × 336 μm.
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남효현(Hyohyun Nam),박준식(Junsik Park),송규하(Kyu-Ha Song),박정동(Jung-Dong Park) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.4
본 논문은 압축센싱을 위한 광대역 수신기를 0.13μm SiGe 프로세스를 사용하여 집적화 구현한 것이다. 제안 된 수신기는 광대역 능동 발룬으로 구성된 2-18 GHz 대역 구동 증폭기, 이중 평형 수동 믹서, 그리고 출력 구동 버퍼를 포함하는 700 MHz 4 단 가변 이득 증폭기 (VGA)로 구성된다. 광대역 버퍼는 -10dB 미만의 반사 손실로 20GHz 이상의 대역폭을 달성하기 위해 RF 입력단에서 의사 전송선로를 이용하였다. IF VGA는 15.49 dB에서 34.74 dB의 가변 이득을 조정할 수 있다. 구현 된 수신기는 통합된 64 비트 SPI 스캔 체인 회로에 의해 제어된다. 서브-나이퀴스트 샘플링 기능은 LO 신호용 외부 PRBS 생성기를 통해 검증되었다. 제작된 수신기의 크기는 0.5 × 0.77㎟이고, 2.5V 전원에서 약 27mA의 DC 전류를 소비한다. In this paper, an integrated broadband receiver capable of the compressed sensing is implemented using 0.13μm SiGe process. The proposed receiver consists of a 2-18 GHz driving amplifier configured as the broadband active balun, a double-balanced passive mixer, and a 700-MHz four stage variable gain amplifier (VGA) including an output driving buffer. The broadband buffer utilizes the pseudo transmission-line at the RF input to achieve the more than 20 GHz of the bandwidth with the return loss less than -10 dB. The IF VGA is capable of varying the gain from 15.5 dB to 34.7 dB. The implemented receiver is controlled by an integrated 64-bit SPI scan-chain block. The sub-Nyquist sampling operation has been verified with an external PRBS generator as the LO signal. The receiver chip size is 0.5 × 0.77㎟, and consumes around 27 mA of DC current under 2.5V supply voltage.
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비대칭 이득증폭 단위셀을 이용한 2-13 GHz 양방향 증폭기
뉴엔반비엣(Van-Viet Nguyen),남효현(Hyohyun Nam),이복형(Bok-Hyung Lee),이문교(Muk-Kyo Lee),최선열(Sun-Youl Choi),송정문(Jeong-Moon Song),박정동(Jung-Dong Park) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.12
본 논문에서는 이득증폭 비대칭 셀 구조가 결합된 양방향 증폭기 (BDGA) 를 제안한다. 기존의 분산 증폭기 (DA) 설계는 덧셈 이득 메커니즘으로 인한 이득 제한을 보여 주지만, 제안된 구조는 2 개의 BDGA 캐스케이드로 인한 곱셈 이득 메카니즘으로부터 향상된 이득을 얻는다. 또한 BDGA의 출력 전력과 증폭기 이득을 동시에 개선하기 위해서 공통 소스 (CS) 와 캐스코드 (Cascode)가 병렬로 구성되도록 단위 이득 셀을 비대칭으로 구현하였다. 제안된 회로 구조는 표준 0.18 μm CMOS로 제작되었는데, 측정 결과 10.3 dB의 전력 이득을 가지며, 3-dB 대역폭은 2 - 13GHz 범위를 커버한다. 측정된 출력 P1dB는 10GHz에서 8.6 dBm이며, 포화 출력전력은 12.2 dBm이다. 구현된 광대역 양방향 증폭기는 1.8 V 전원전압에서 55 mA의 전류를 소비하며 2.2 × 1.3mm²의 칩 면적을 차지한다. In this paper, we present a bidirectional distributed gain amplifier (BDGA) with asymmetric cell combined with a cascade gain boosting structure. While a conventional distributed amplifier (DA) design shows the gain limitation due to the additive gain mechanism, the proposed structure benefits significantly from multiplicative gain mechanism owing to the cascade of two BDGAs. Moreover, the unit gain cells are intentionally designed to be asymmetrical by combining the common source (CS) and the cascode configuration to improve output power and the gain of the BDGA. The proposed architecture is fabricated in a standard 0.18 μm CMOS. The measurement results exhibit the gain of 8.6 dB, and the 3-dB bandwidth covers the 2 - 13 GHz range. The measured output P1dB is 10.3 dBm along with 12.2 dBm of the saturated output power at 10 GHz. The circuit draws a current of 55 mA from a 1.8 V supply and occupies 2.2 × 0.92 mm² of chip area.
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