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고형민,조원경,김진상 경희-다반 ASIC 설계교육센터 2004 경희-다반 ASIC센터 논문집 Vol.5 No.-
제 2세대 및 제 3세대 이동 통신의 오류정정코드 기능으로 사용되는 비터비 복호기 알고리즘은 많은 연산량을 차지하고 구속장의 길이 K가 표준에 따라 다르므로, 소프트웨어 라디오와 같은 응용을 위해서는 비터비 알고리즘을 효율적으로 처리할 수 있는 하드웨어 구조의 개발이 필요하다. IS-95와 GSM 표준의 경우, 비터비 알고리즘은 K=7이며, WCDMA와 CDMA2000의 경우 K=9가 사용된다. 본 논문에서는 비터비 복호과정에서 필요한 상태천이 경로와 blanch metFic 연산을 감소시켜 K=3∼9 범위의 구속장과 1/2∼1/3 범위의 데이터율 까지 복호 할 수 있는 적응 비터비 복호기의 하드웨어 구조를 제안한다. Altera Cyclone EP1C20F400CB 디바이스를 타겟으로 프로토타이핑 한 결과, 제안된 하드웨어 구조는 최대19,276의 로직 엘리먼트와 최대 222.6mW의 소비전력이 필요함을 확인하였다.