프로토콜 신호처리를 위한 직렬-병렬 인터페이스 설계

강민섭 안양대학교 1997 논문집 Vol.17 No.-

FLEX 신호처리기는 FLEX 무선호출 시스템에서 중요한 역할을 수행한다. 본 논문은 고속 무석호출기를 위한 FLEX 프로토콜 신호처리기(PSP: Protocol Signal Processor)의 직렬-병렬 인터페이스(SPI: Serial-Parallel Inteface) 설계에 관한 것이다. PSP는 4-level FSK로 코딩된 신호를 초당 1,600, 3,200 그리고 6,400bps의 전송속도로 4개의 위상을 디코딩할 수 있는 프로토콜 신호 프로세서이다. SPI는 PSP 내부에서 병렬로 처리된 자료를 MCU(Micro Control Unit)에게 직렬로 전송하고, MCU에서 직렬로 전송된 자료를 병렬로 바꾸어서 PSP로 보내는 역할을 수행한다. SPI의 각 모듈은 VHDL(VHSIC Hardware Description Language)을 이용하여 구조적 수준 및 행위적 수준으로 설계하였다. 설계된 각 모듈은 SynopsysTM의 VHDL 시뮬레이터를 이용하여 논리기능 및 동작을 검증하였다. ALTERA FPGA 셀 라이브러리를 이용하여 논리합성을 행하였고, ALTERA MAX+PLUS Ⅱ 상에서 타이밍 검증을 수행하였다.

IPsec 암호 프로세서를 위한 HMAC-SHA-1의 설계

강민섭 안양대학교 산업기술연구소 2002 自然科學硏究 Vol.9 No.-

IPSec은 양 종단 간의 안전한 통신을 지원하기 위해 IP 계층을 기반으로 하여 보안 프로토콜을 제공하는 개방 구조의 프레임워크로서 IP의 보안상 취약점을 보완하기 위한 보안 기능을 제공한다. 본 논문에서는 IP 패킷의 무결성(Integrity), 기밀성(Confidentiality), 인증(Authentication) 보안 서비를 제공하는 IPsec 암호 프로세서를 위한 HAMC-SHA-1의 설계에 관하여 기술한다. 구현된 SHA-1은 32비트 단위로 512비트의 메시를 입력받아 160비트의 다이제스트 메시지를 출력한다. HAMC-SHA-1의 구현을 위하여 VHDL을 사용하여 구조적 모델링을 하였으며, Synopsys사의 VSS와 Design Analyzer를 이용하여 시뮬레이션 및 합성을 하였다. IPsec is a set of extensions to the IP protocol family. It provides cryptographic security services. These services allow for authentication, integrity, access control, and confidentiality. This paper describes the design of HMAC-SHA-a algorithm for IPsec security processor. HMAC-SHA-a algorithm modelled in VHDL(VHSIC Hardware Description Language) is functionally simulated and synthesized through the use of SynopsysTM tool on a Ultra 10 workstation.

CTA-SRL을 이용한 LSSD 시스팀의 설계

강민섭 대신대학교 자연과학연구소 1994 自然科學硏究 Vol.1 No.-

본 논문에서는 VLSI 설계에 있어서 테스트 생성 및 테스팅이 용이한 새로운 형태의 CTA-SRL(Chip Test Aid-Shift Register Latch)을 제안하고, 이를 이용한 LSSD(Level Sensitive Scan Design) 시스팀을 구현한다. CTA-SRL는 3개의 D Flip-Flop의 체인에 의해서 구성되며, 시스팀의 정상동작을 위하여 각각의 래치들은 서로 중첩되지 않은 클락에 의해서 제어된다. 테스트 동작시 CTA-SRL내에 있는 두 개의 래치출력을 독립적으로 제어 할 수 있기 때문에 테스트 생성이 용이하며, 높은 고장 검출율(fault coverage)을 얻을 수 있다. 또한 LSSD와 Non-LSSD 시스팀과의 인터페이스를 가능하게 함으로써 non-LSSD 회로에 대한 테스팅이 간단하게 된다. 제안된 CTA-SRL은 정상 모드(시스팀 모드)와 테스트 모드로 동작되는데, 2가지 모드의 동작상태에 대한 논리 검증은 논리 시뮬레이터를 이용하여 확인하였다. This paper proposes a new type of latch called CTA-SRL(Chip Test Aid-Shift Register Latch) which can be used in LSSD(Level Sensitive Scan Design) to reduce test generation effort and increase fault coverage in VLSI design. CTA-SRL consists of chain of three D-flip flops, and each latch for CTA-SRL is controlled by non-overlapping system clock for the proper operation of a system. In the proposed method, test generation effort is reduced and fault coverage is increased because under test mode two latch output, y1 and y2 can be controlled independently. It allows also interfacing of LSSD system with non-LSSD system to aid in testing the non-LSSD circuit. Logic simulator called LOSIM is used for verifying logic design of the CTA-SRL with nomal and test modes.

부호확장 기능을 가진 16-bit 병렬 가감산기/누산기의 설계

강민섭 안양대학교 자연과학연구소 1998 自然科學硏究 Vol.5 No.1

리플 캐리 가산기에서 필요한 합의 출력을 얻는데 필요한 시간은 전가산기의 모든 단을 통하여 캐리의 전파에 요구되는 시간에 의해 제한된다. 본 논문에서는 VHDL을 이용하여 부호확장 기능이 가능한 16-bit 병렬 가감산기/누산기의 설계 및 구현을 기술한다. 고속으로 가산, 감산 그리고 누산을 수행하기 위해서 앞보기 캐리를 가진 가산기(CLA: Carry Look-Ahead Adder)방식을 사용하며, 가산, 감산, 누적 가산의 선택은 2-bit의 모드선택(mode select) 스위치를 이용한다. 제안된 고속 가감산기/누산기는 VHDL을 이용하여 상이레벨에서 설계하였으며, 설계된 회로의 논리 기능은 Synopsys 사의 VHDL Simulator를 이용하여 검증하였다. 논리 합성(logic synthesis)시 Altera 사에서 제공하는 FLEX 8k Library를 이용하였고, Altera MAX+Ⅱ 상에서 Timing Simulation을 수행하여 최대 10MHz의 속도로 동작함을 확인하였다. In a ripple-carry adder, the required time for obtaining results of summation depends on carry propagation time through each stage of the adder. This paper describes the design and implementation of 16-bit parallel adder-subtracter/accumulator with sign extension function using VHDL(VHSIC Hardware Description Language). In our approch, CLA(Carry Look-ahead Adder) technique is used for performing addtition, subtraction and accumulation in high speed by the use of two-bit mode selection switches. The adder is designed in high level using VHDL, and simulated VHDL simulator. The timing simulation is also performed on Altera MAX+Ⅱ system using FLEX 8k libraries. From simulation results, we can see that the adder is operated in speed of maximum 10MHz.

2진(31,21)BCH 부호의 병력복호 알고리듬

강민섭 안양대학교 자연과학연구소 1997 自然科學硏究 Vol.4 No.-

수신된 데이터를 순서적으로 복호하는 기존의 2원 BCH 복호기는 복호과정에서 많은 클럭 사이클(clock cycles)이 요구되므로 버퍼레지스터의 출력으로 수신어를 완전히 읽어들이는데 많은 시간이 소모된다. 본 논문에서는 2중 오류정정 (31,21)BCH 부호에서 기존의 오류탐지회로의 문제점을 개선한 병렬 복호 알고리듬을 제안하고, 이를 이용한 병렬 복호기의 설계에 관하여 기술한다. 설계된 병렬 복호기는 조합논리회로에 의해서 구성되기 때문에 버퍼레지스터를 사용하는 기존의 방법과는 달리 단지 1클럭사이클 동안 복호를 수행할 수 있다.

VHDL을 이용한 8-bit ALU 설계에 관한 연구

강민섭 안양대학교 1996 논문집 Vol.16 No.-

마이크로 프로세서 (MPU: Micro Processor Unit)는 컴퓨터의 가장 핵심이 되는 소자로서 MPU는 크게 산술논리 연산부, 레지스터부, 외부 장치의 제어부, 외부 장치와의 통신부 등의 블록으로 구성된다 . 본 논문은 VHDL(VHSIC(Very high speed integrated circuit) Hardware Description Language)을 이용하여 8-bit MPU(Microprocessor Unit)의 일부분인 ALU(Arithmetic Logic Unit)에 대한 ALU설계에 관한 것이다. 본 연구에서 제안하는 C8085_ALU는 8-bit MPU인 Intel 8085A형의 ALU part의 명령어 중에서 29개의 명령어를 처리할 수 있도록 설계된다. VHDL Modeling의 정확성을 확인하기 위하여 설계된 C8085_ALU의 모든 명령어 집합의 동작은 Synopsys VHDL 시뮬레이터를 이용하였다. 제안된 Modeling 방법을 이용하면 설계 기간의 단축은 물론 설계 상의 오류를 쉽게 정정할 수 있다. 또한, 설계 정보의 관리 및 재사용에도 용이하다

BCH 부호의 2중 오류정정을 위한 CODEC 설계

강민섭,임권묵 안양대학교 산업기술연구소 2000 自然科學硏究 Vol.7 No.-

본 논문에서는 VHDL을 이용하여 이중 오류정정이 가능한 (31,21)BCH CODEC의 설계에 관하여 기술한다. 제안한 방법은 고속 복호를 수행하기 위해서 오류정정에 사용되는 종래의 순회치환회로와 σ(x)를 구하기 위해 필요한 모든 연산기를 조합논리회로로 재설계하였다. 제안하는 (31,21)CODEC은 VHDL을 이용해 구조적수준 및 행위적 수준으로 모델링하였으며, SYNOPSYS^TM의 VHDL 시뮬레이터상에서 기능레벨 시뮬레이션을 한 결과 단지 1클럭 사이클을 사용해서 r(x)로부터 c(x)를 구할 수 있음을 확인하였다. 논리합성은 SYNOPSYS^TM CAD툴에서 삼성 SOG 셀 라이브러리를 이용하여 수행하였다. Altera^TM MAXFLUSⅡ 타이밀 시뮬레이터 상에서 수행한 시뮬레이션 결과로부터 설계된 CODEC이 정확히 동작함을 확인하였다. 합성 결과, 부호기의 총 게이트 수는 299개이며 복호기는 1600개이다.

VLSI 테스팅을 고려한 구조화 설계 방식

강민섭 안양대학교 자연과학연구소 1995 自然科學硏究 Vol.2 No.-

본 논문에서는 VLSI 설계에 있어서 테스트 용이화를 위한 단일 래치 LSSD (Level Sensitive Scan Design) 시스팀 설계방식을 제안하고, 하드웨어의 오버헤드를 분석한다. LSSD 시스팀을 위한 TSRL(Ternary Shift Register Latch)은 3개의 래치(D-type flip flop)의 체인으로 구성된 Polarity-hold SRL이다. 시스팀의 정상 동작에 있어서 TSRL의 각 래치는 시스팀 클락의 제어하에 시스팀 기능을 위해서 사용되며, 테스트 동작시 각 래치내의 데이타들을 각 래치에 설치된 중첩되지 않는 쉬프트 클락의 제어 및 관찰이 가능하다. 따라서 제안하는 설계방식은 기존의 LSSD 의 모든 특징을 가짐과 동시에 테스트 생성 및 고장 검출이 용이하며, 시스팀 하드웨어의 오버헤드를 최소로 줄일 수 있다. LSSD(Level Sensitive Scan Design) system based on TSRL(Ternary Shift Register Latch) is proposed, which can reduce test generation effort and increase fault coverage in VLSI design. In the approach, TSRL consists of the chain of three D-type Flop Flops. In test mode, each latch of TSRL is controlled by three non-overlapping shift clocks independently, while in nomal mode, two system clocks are used for the proper operation. The major advantages of the system are the reduction of both test generation effort and hardware overhead, and interfacing between LSSD and non-LSSD system. Digital logic simulator called LOSIM is used for verifying logic design of the TSR in two operation modes, nomal and test modes.

Triple DES 암호 알고리듬의 FPGA 설계

강민섭 안양대학교 산업기술연구소 2004 自然科學硏究 Vol.11 No.1

DES의 짧은 키 길이를 보완한 알고리듬으로 기존의 소프트웨어와 장비에의 투자를 보전하는 방법으로 DES와 다중 키를 이용한 다중 암호 방식이 있다. 다중 암호 방식인 Double DES는 키 길이는 112비트로 확장할 수 있고, 비도를 높일 수는 있으나 이 알고리듬은 블록 암호화에 대한 공격인 'Meet-in-the-Middle' 공격에 취약하다. 중간 결과에 대한 확실한 대책은 상이한 세 개의 키를 이용한 3단계 암호화 과정을 사용하는 것이다. 이 경우 기지 평문 공격의 복잡도는 2112로 증가하게 되나, 168 비트 길이의 키를 사용해야 하는 단점이 있어 사실상 사용하기가 어렵다. 이러한 문제점을 해결하기 위하여 Tuchman은 2개의 키를 사용하는 Triple DES(T-DES) 알고리듬을 제안하였다. 한편, 암호 알고리듬의 구현에 있어서 소프트웨어적인 방법은 혁신적인 병렬처리 기술이 개발되지 않는 한 하드웨어적인 방법보다 속도가 매우 느리다. 본 논문에서는 Pipeline 구조방식을 고려한 T-DES 암호 알고리듬의 FPGA 설계 및 구현에 관하여 기술한다. 제안된 암호 시스템은 Verilog 언어를 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. FPGA 구현을 위해서 Xilinx사의 ISE 6.2i 툴과 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하였고, 시뮬레이션을 수행결과로부터 제안된 암·복호화가 정확히 수행됨을 확인하였다. Conventional double DES has been not only shown to have a vulnerable drawback to attack method called 'Meet-in-the-Middle', but also to be hard to use that it is because software implementation has a number of problem in real time processing. This paper describes the FPGA design and implementation of Triple DES cryptoprocessor with pipelined structure for resolving the above problems. The proposed cryptoprocessor is coded in VHDL(VHSIC Hardware Description Language), and synthesized through the use of Xilinx tool. Timing simulation is also performed by using simulator, Mentor ModelSim 5.6d. In order to evaluate performance of the proposed engines, a number of experimental results are also given.

깊이우선 검색을 이용한 논리 추출 알고리즘

강민섭,임권묵,김성원 안양대학교 자연과학연구소 1995 自然科學硏究 Vol.2 No.-

본 논문은 깊이우선 검색(depth first search)을 이용하여 CMOSVLSI 회로로 부터 등가 논리레벨의 회로로 변환하는 효율적인 논리 추출 알고리듬에 관한것이다. 제안하는 방법에 있어서 논리 추출은 두 단계의 절차에 의해서 수행된다. 우선 트랜지스터 레벨의 회로를 인접 그래프(adjacent graph)로 변환하고, 논리회로를 구성하는 가장 기본적인 논리기능(logic function) 블럭으로 나눈다. 다음에 각각의 기능 블럭을 직병렬 그래프(series-parallel graph)로 표현하여 직병렬 분해(series-parall reduction)를 수행한 후, 동형성(isomorphic) 판정 과정을 거쳐서 게이트 레벨의 회로를 추출한다. This paper describes about an efficient logic extraction algorithm based on the depth first search which can extract gate-level logic description from CMOS transistor level description. The proposed heuristic series-parallel reduction algorithm extracts primitive logic gates from the given series-parallel graph. The time complexity for performing this algorithm requirs O(m + n), where m and n represent edge and node of the given graph.