Air-cored induction 코일 센서의 실험 기반 고주파 특성 모델링에 대한 연구

임한상(Hansang Lim),김인주(Injoo Kim) 大韓電子工學會 2010 電子工學會論文誌-SC (System and control) Vol.47 No.2

본 논문은 air-cored induction 코일 센서의 고주파 동작 특성에 대한 실험적 관계식을 제시한다. Air-cored induction 코일센서는 입, 출력 간 선형성이 좋고 저주파 영역에서 정확한 출력 특성 예측이 가능해서 널리 사용되지만 민감도가 낮다는 단점이 있다. 반면, 고주파 영역에서는 코일 센서 구성상의 기생 효과로 인해 민감도가 크게 향상되지만 인가되는 자기장 주파수에 대한 출력 민감도의 의존성으로 인해 사용이 제한되어 왔다. 그러나 최근 고정된 주파수의 자기장을 대상으로 하는 비파괴 자기 검사법에서 검사 성능을 향상시키기 위하여 이와 같은 코일 센서의 고주파 특성을 이용하기 시작하였는데 코일 센서를 고주파 영역에서 사용하기 위해서는 고주파 영역에서의 센서 특성에 대한 예측이 요구된다. 본 논문에서는 다양한 코일 센서의 구성 조건하에서 코일 센서의 주파수 응답 특성을 측정하고 이 측정 결과를 기반으로 하여, 민감도가 최대가 되는 공진 주파수와 최대 민감도를 코일 센서 단면의 지름, 권선 지름, 그리고 권선 수와 같은 구성 파라미터의 함수식으로 근사하였다. 함수식은 실험결과를 잘 반영하며, 추론된 함수식으로부터 원하는 사양을 가지는 코일 센서의 구성 방안 및 관련 회로 설계 사양을 얻을 수 있다. This paper presents empirical equations indicating the high frequency performance characteristics of air-cored induction coil sensors with their constructional parameters. An air-cored induction coil sensor is widely used due to good linearity at low frequency ranges but the sensor has weakness of relatively low sensitivity to the magnetic field. At high frequency ranges, the sensitivity can be dramatically increased, largely depending on the frequency of the injected field, and this property can be a great asset to some electromagnetic inspections, since they utilize the interrogating current with a fixed frequency. The application of this property of the coil sensor requires the estimation of its high frequency performance. We made experiments on the frequency responses of the coil sensors under diverse constructional conditions and, on the basis of the experimental results, the high frequency performance, such as the resonant frequency and the sensitivity at the frequency, was estimated, as a function of the constructional parameters of the coil sensor. The good agreements between experimental and estimated data were reported.

A/D 변환기 회로에서 터미네이션 임피던스의 crosstalk에 대한 영향 분석

임한상(Hansang Lim) 大韓電子工學會 2010 電子工學會論文誌-SC (System and control) Vol.47 No.2

본 논문은 A/D 변환기(Analog-to-Digital Converter) 회로에서 신호선의 터미네이션 조건이 crosstalk에 미치는 영향을 분석한다. A/D 변환기 회로는 아날로그와 디지털 신호가 공존하는 mixed 회로로서, crosstalk에 의해 왜곡되기 쉬운 특성을 가지며 동작 주파수가 높아짐에 따라 이에 대한 주의가 더욱 요구된다. 그 중에서도 아날로그 신호인 입력 신호와 레퍼런스 전압 신호는 crosstalk에 의해 왜곡되기 쉬운 아날로그 신호이면서, A/D 변환 전체의 동작 성능을 좌우하는 신호들이다. 이 두 신호들은 각각의 회로 구성에 따라 독특한 터미네이션 조건을 가지므로 본 논문에서는 주파수 영역에서 임피던스 불일치 조건을 고려한 crosstalk를 모델링하고 해당 터미네이션 조건이 crosstalk에 미치는 영향을 확인한다. 먼저, A/D 변환기 회로에서 두 신호의 회로 구성을 파악한 후 near-end와 far-end에서 임피던스 불일치를 고려한 crosstalk 모델을 유도한다. 유도한 crosstalk 모델을 이용하여 입력 신호의 near-end 터미네이션 임피던스 불일치와 레퍼런스 전압 신호의 far-end 커패시턴스 터미네이션이 crosstalk에 미치는 영향을 예측하고, 실험을 통해 예측 결과를 확인한다. 신호선으로는 가장 널리 사용되는 microstrip 구조를 사용하였으며 skin effect에 의한 손실 증가를 반영하였다. In this study, crosstalk between dominant interconnect pairs in an A/D converter circuit is analyzed in frequency domain and effects of termination conditions on crosstalk are described, based on the practical circuit conditions. An A/D converter circuit is a mixed circuit where both clean and noisy signals coexist such that the circuit probably suffers from distortion by crosstalk. An analog input signal and the reference voltage signal, which dominate the overall conversion performance of the A/D converter circuit, are ready to be distorted by crosstalk and include specific termination conditions, such as non-matching and capacitive termination, respectively. Thus, this study presents the model of crosstalk considering impedance mismatch at both ends and analyzes effects of the practical termination conditions in the analog input and the reference voltage interconnects on crosstalk. A typical circuit configuration of the two interconnects is described and crosstalk including near-end and far-end termination impedances is modeled. Effects of the near-end impedance mismatch in the analog input interconnect and the far-end capacitive termination in the reference voltage interconnect are estimated in the frequency domain by using the model of crosstalk and experiments are performed to confirm the estimated results. Microstrip lines are used as interconnects, involving the increase of loss in high frequencies.

자동 이득 조절(AGC) 기반의 Time pickoff 회로

임한상(Hansang Lim) 大韓電子工學會 2011 電子工學會論文誌-SC (System and control) Vol.48 No.4

시간 측정 시 신호 발생 시점의 기준 펄스를 발생시키는데 사용되는 time pickoff 회로는 기준 펄스의 발생 시점이 입력 신호의 크기에 영향을 받는 time walk로 인해 측정 오차를 겪는다. 본 논문에서는 이와 같은 time walk를 감소시키기 위해 자동 이득 조절(AGC: Automatic Gain Control)을 이용한 time pickoff 방식을 제안한다. 자동 이득 조절부는 가변 증폭부와 바이어스부, 입력 신호의 크기를 측정하는 크기 획득부로 구성되며, 기준 펄스를 발생하는 비교기 앞에 위치한다. 그리고, 비교기 입력 신호의 크기를 거의 일정하게 조절함으로써, time walk 발생 원인을 최소화하고 기준 펄스 발생 시점의 변화를 감소시킨다. 제안한 time pickoff 회로의 동작은 SPICE 시뮬레이션과 실험을 통하여 확인하였다. 20dB의 dynamic range와 4 ns의 상승 시 간을 가지는 입력 신호에 대해 측정된 time walk는 2 ns로, 일반적으로 널리 사용되는 leading edge discriminator에 비해 약 65% 개선된 성능을 보였다. A time-pickoff circuit used for time measurement suffers from a timing error due to the dependence of the generation time of a timing pulse on the size of the input signal, i.e., time walk. In this study, a time-pickoff method, which employs an automatic gain control (AGC) circuit, is proposed for reducing the timing error. The AGC circuit is added to the input of the comparator, and it renders the sizes of input signals of the comparator relatively uniform. The performance of the proposed time-pickoff method is analyzed using the SPICE simulation, and experiments are performed to confirm the analytical results. The measured time walk is reduced to 2.000 ns by 65% for input signals with a dynamic range of 20 dB as compared to a typical leading-edge discriminator.

자동차 전기장치의 그라운드 구조 분석 및 그라운드 전위 예측을 위한 모델링에 관한 연구

임한상(Hansang Lim),이동환(Donghwan Lee),박재홍(Jaehong Park),옥순석(Soonseock Ok),김의봉(Euibong Kim) 한국자동차공학회 2004 한국자동차공학회 춘 추계 학술대회 논문집 Vol.- No.-

This paper analyzes an automotive ground structure and presents an automotive ground model to estimate a ground voltage and its variation. As more electrical equipment is installed in an automobile, its ground voltage becomes more important since its performance is dependent on it. Accordingly, it is essential to estimate a ground voltage and its variation in its design stage to guarantee a stable operation of the equipment. In this paper, an automotive ground model is developed, which can be used for simulating a steady state ground voltage. By dividing an automotive ground structure into an engine room ground and a body ground, they are modeled as equivalent resistive networks. A ground voltage is simulated using the developed model and is compared with measured voltage from an actual car. Comparison of these two results shows good agreement and the reliability of the model is confirmed.

[기술논문] 동작 방식과 기능별 회로 분류에 기반한 상용차 배선 회로 표준화 방안

임한상(Hansang Lim),배승득(Seung-Deuk Bae),정도환(Do Hwan Jung),정현철(Hyun Chul Jeong) 한국자동차공학회 2013 한국 자동차공학회논문집 Vol.21 No.4

This paper presents a standardization method for designing wire harness systems, based on the control types and functional blocks, for use in commercial vehicles. With a rapid increase in the installation of systems with added new features, it is very important to develop a reliable wire harness design in a short time by standardizing wire harness designs and reusing the standard design. Because the function of a system, particularly, for commercial vehicles, varies significantly on the basis of the requirements, regulations, and options, it is not effective to establish one standard design for one system. In addition, a system with the same function may differ in terms of the input conditions and output loads on the basis of the installed vehicle types, and it is not practical to standardize a harness design targeting an entire system. In this study, the wire harness designs of a system were classified into six categories based on the control types of the system: switch driven, control of a switch, control of an electronic control unit, unit driven, control of a unit, and connector operation. Then, a wire harness design of each system was divided into three blocks according to their functions: the control, drive, and monitoring blocks. The standard wire harness designs were made for each functional block of each control type. The advantage of this proposed method is that an effective and practical design can be obtained, which covers the diversities in the same system for different grades of commercial vehicles with a reduction in the number of wire harness supplements.

Field Programmable Gate Array 기반 다중 클럭과 이중 상태 측정을 이용한 시간-디지털 변환기

정현철(Hyun-Chul Jung),임한상(Hansang Lim) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.8

Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다. In a delay line type of a time-to-digital converter implemented in Field Programmable Gate Array, the timing accuracy decreases for a longer carry chain. In this paper, we propose a structure that has a multi-phase clock and a state machine to check metastability; this would reduce the required length of the carry chain with the same time resolution. To reduce the errors caused by the time difference in the four delay lines associated with a four-phase clock, the proposed TDC generates a single input pulse from four phase clocks and uses a single delay line. Moreover, the state machine is designed to find the phase clock that is used to generate the single input pulse and determine the metastable state without a synchronizer. With the measurement range of 1 ms, the measured resolution was 22 ps, and the non-linearity was 25 ps.

Field-Programmable Gate Array를 사용한 탭 딜레이 방식 시간-디지털 변환기의 정밀도 향상에 관한 연구

정도환(Do-Hwan Jung),임한상(Hansang Lim) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.9

탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다. A tapped delay line time-to-digital converter (TDC) can be easily implemented using internal carry chains in a field-programmable gate array, and hence, its use is widespread. However, the tapped delay line TDC suffers from performance degradation because of differences in the delay times of dedicated carry chains. In this paper, a dual edge measurement method is proposed instead of a typical step signal to the delay cell to compensate for the performance degradation caused by wide-delay cells in carry chains. By applying a pulse of a fixed width as an input to the carry chains and using the time information between the up and down edges of the signal pulse, the timing accuracy can be increased. Two dedicated carry chain sites are required for the dual edge measurements. By adopting the proposed dual edge measurement method, the average delay widths of the two carry chains were improved by more than 35%, from 17.3 ps and 16.7 ps to 11.2 ps and 10.1 ps, respectively. In addition, the maximum delay times were improved from 41.4 ps and 42.1 ps to 20.1 ps and 20.8 ps, respectively.

자동차 스마트 정션 박스 소형화를 위한 0.18㎛ BCDMOS 기반 스위치 회로 설계

이욱준(Ukjun Lee),권건오(Geono Kwon),임한상(Hansang Lim),신현철(Hyunchol Shin) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.3

본 논문에서는 자동차 스마트 정션 박스(Smart Junction Box: SJB)의 소형화를 위하여 기존에 단위소자로 구성되어 있던 Enable 스위치 회로의 ASIC화를 위한 연구를 수행하였다. Enable 스위치 회로는 점화신호(Ignition: IG)를 입력으로 받아 SJB를 구성하는 Linear Regulator 및 다른 구성요소의 구동을 위한 Enable 신호 전달 역할을 한다. 0.18㎛ BCDMOS 공정을 사용하여 회로를 설계하였으며, 설계된 회로는 시뮬레이션을 통해 AEC-Q100과 ISO 7637-2에 기술된 조건을 만족함을 검증하였다. 설계된 Enable 스위치 회로의 레이아웃 크기는 1.67㎜ x 0.54㎜이며, 3㎜ x 3㎜ 크기의 HVSON8로 패키징 할 수 있다. ASIC화된 Enable 스위치 회로는 단위소자를 사용하여 Enable 스위치 회로를 구성하였을 때 보다 소요면적을 1/30 이상 축소할 수 있는 것으로 확인하였으며, 이를 통해 SJB 보드의 소형화에 기여할 것으로 기대할 수 있다. This paper presents a design of the enable switch circuit, which is consist of discrete device at smart junction box(SJB) board. The Enable switch circuit, which receives ignition signal (IG) for input, sends a drive signal to linear regulator and other elements. The circuit design is carried out in a BCDMOS 0.18㎛ technology, and the performances are verified through simulations according to AEC-Q100 and ISO 7637-2. Die area of the designed Enable switch circuit is 1.67㎜ x 0.54㎜ in layout, and it is shown that the die can be housed in 3㎜ x 3㎜ HVSON8 package. The designed enable switch circuit is expected to be widely adopted in various automotive SJB’s since it can significantly reduce the overall printed circuit board form factor.

CHS 모델링을 이용한 자동차 와이어 하네스 설계 검증

이정표(Jungpyo Lee),김준효(Junhyo Kim),임한상(Hansang Lim),박재홍(Jaehong Park) 한국자동차공학회 2009 한국자동차공학회 학술대회 및 전시회 Vol.2009 No.11

As more electrical units are installed in vehicles for safety and convenience, wiring harness designs are more complicated and it is essential to evaluate them in a design stage for validating proper operations of those systems and optimizing them. This paper describes a feasibility test of the simulation for the wire harness design evaluation, based on the CHS design tool. In order to do feasibility study, models of the systems ranging from basic systems such as lamps to controllers such as BCM are developed and the simulation conditions are carefully selected. Using the script functions given in the CHS, simulation conditions are set and simulations are carried out. By simulating the operation of the target systems under selected conditions, wire connection conformity is reviewed. An error of wire design, which was verified with input data, was found during the simulation. The feasibility study of wire harness design evaluations is able to perform by using the CHS simulation tool.

Field Programmable Gate Array(FPGA) 기반 해상도와 정확도 향상을 위한 Side by side 탭-딜레이 방식의 시간-디지털 변환기

이다원(Dawon Lee),김균하(Gyunha Kim),임한상(Hansang Lim) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.9

Field-Programmable Gate Array (FPGA)기반 탭-딜레이 방식의 시간-디지털 변환기에서 해상도는 FPGA 내부 지연소자의 지연시간에 의존하여 해상도를 향상시키는데 한계가 있다. 또한 각 지연소자의 단위 지연시간(bin width)의 불균일성 때문에 정확도가 저하되는 문제점이 있다. 따라서 두 개의 캐리체인을 단위 지연시간의 절반만큼의 차이를 두고 나란히 배치하여 각각의 출력을 모두 사용하여 해상도를 향상시키는 방법을 제안한다. 제안한 방법은 두 개의 캐리체인상의 효과적인 bin 재배치를 통해 ultra wide bin 및 narrow bin의 사용을 제한할 수 있어서 정확도 향상에도 기여한다. 이 방식은 내부 캐리체인 자원을 두 배로 사용해야 한다는 문제점이 있지만 파인 입력부에서 클럭의 up edge와 down edge 중 측정범위를 줄일 수 있는 edge를 선택하게 하여 파인부의 측정 범위를 클럭의 반주기로 줄임으로써 해결한다. 제안한 시간-디지털 변환기의 성능 측정결과 해상도는 13.02ps에서 8.802ps로 향상되었고, INL(Integral Nonlinearity)은 기존 -27.979~19.283ps에서 -11.557~16.274ps로, DNL(Differential Nonlinearity)은 -7.981~29.022ps에서 -5.879~13.123ps로 향상되었다. In a field-programmable gate array (FPGA)-based tapped-delay-line time-to-digital converter, the delay time of the delay element integrated in the FPGA sets the resolution limit and non-uniformity of the delay time decreases the accuracy. In order to improve the timing resolution in a given FPGA, this study proposes a dual-tapped-delay-type time-to-digital converter (TDC), in which two carry chains are arranged side by side with a finely controlled time difference. By employing effective bin arrangement of the two carry chains, ultra wide or narrow bins are excluded, which improves the measurement accuracy. The selection of the reference clock edge between the up and down edges reduces the required length of carry chains and, consequently, compensates for increase in the consumption of FPGA resources due to the application of dual carry chains. The average resolution of the proposed TDC was improved from 13.02ps to 8.802ps and the integral non-linearity (INL) and diff erential non-linearity (DNL) were improved from -27.979~19.283ps to -11.557~16.274ps and from -7.981~29.022ps to -5.879~13.123ps, respectively.