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A New VLSI Clock Layout Synthesis System
Cho, Jun-Dong,Lee, Yae-Yeol 成均館大學校 科學技術硏究所 1995 論文集 Vol.46 No.2
VLSI 동기회로 설계시 회로 동작속도를 고려하는 것이 중요하며 조합회로의 최장 선로 지연시간 및 동기 회로간의 최대 skew를 최소화 하여야 한다. 클럭 레이아웃 합성시, 배선 길이를 최소화하는 동시에 최장 선로 지연시간 및 동기 회로간의 최대 skew를 최소화 하는 것이 중요하다. 제안된 방법은 효과적인 클러스터링 방법과 계층적 매칭트리를 이용하여 skew와 지연시간의 제약조건을 만족시킬 수 있도록 설계되었다. Benchmark data를 이용한 실험결과 제안된 알고리듬이 실용적이라는 것을 알 수 있다. In a synchronous VLSI design, circuit speed is an important consideration and the delay on the longest path(phase delay) through components should be minimized. In clock layout synthesis it is desirable if we minimize the clock skew and phase delay while minimizing the wiring resources. Thus,, given a clock network with skew and delay constraints, an effective clustering algorithm followed by a hierarchical matchin tree is proposed. Experimental results on benchmark data show that our algorithm is piratically of interest.