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반복적인 부하 이동에 의한 휴리스틱 부하 평형 알고리즘
송의석,오하령,성영락,Song Eui-Seok,Oh Ha-Ryung,Seong Yeong-Rak 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.7
본 논문에서는 다중 프로세서 시스템을 위한 휴리스틱 부하 평형 알고리즘을 제안한다. 제안 알고리즘은 부하이동을 여러 링크로 분산시켜 사용하지 않는 링크의 수를 최소화시키고 그에 따라 통신비용을 감소시킨다. 각각의 프로세서는 모든 이웃한 프로세서에게 단위부하를 보내거나 받는 과정을 반복적으로 시도한다. 그러나 실제의 부하 이동은 모든 부하평형 계산이 이루어진 후 수행된다. 이는 불필요한 부하 이동을 최소화시킨다. 제안된 알고리즘은 약간의 수정만으로 다양한 연결 구조를 갖는 다중 프로세서 시스템에 적용할 수 있다. 본 논문에서는 하이퍼큐브 구조와 메쉬 구조에 제안 알고리즘을 적용해 보았다. 알고리즘의 성능평가를 위하여 모의실험을 하였다. 제안된 알고리즘과 잘 알려진 두 가지 종류의 알고리즘의 성능을 비교하였다. 그 결과 제안된 알고리즘은 모든 경우에서 부하평형의 목적을 달성하였다. 또한 기존의 알고리즘과 비교하여 하이퍼큐브 구조에서는 통신비용을 $70{\%}{\~}90{\%}$ 감소시켰다. 메쉬 구조에서도 통신비용은 약 $\75{\%}$ 감소되었다. This paper proposes a heuristic load balancing algorithm for multiprocessor systems. The algorithm minimizes the number of idle links to distribute load traffic and reduces its communication cost. Each processor iteratively tries to transfer unit load to/from every neighbor processors. However, real load transfer is collectively done after complete load traffic calculation to minimize useless traffic. The proposed algorithm can be employed in various interconnection topologies with slight modifications. In this paper, it is applied to both hypercube and mesh environments. For performance evaluation, simulation studies are performed. The performance of proposed algorithm is compared to those of two well-known algorithms. The results show that the proposed algorithm always balances the loads perfectly. Furthermore, it reduces the communication costs by $70{\%}{\~}90{\%}$ in the hypercube ; and it reduces the cost by $\75{\%}$ in the mesh, compared to existing algorithms.
GPS 시스템 적용을 위한 맵 정보와 매칭 알고리즘의 구현
구진모 ( Jin-mo Koo ),송의석 ( Eu-suk Song ),성영락 ( Young-rak Sung ),오하령 ( Ha-ryung Oh ) 한국정보처리학회 2005 한국정보처리학회 학술대회논문집 Vol.12 No.1
ATMEL사의 GPS(Global Positioning System) 칩셋을 이용하여 실제 GPS 응용분야에서 사용될 수 있는 GPS 시스템을 구현하였다. 또한, 맵 정보들을 플래쉬 메모리에 추가와 삭제를 가능토록 하기위한 데이터베이스 구조를 설계 하고 GPS의 오차와 실제 도로환경을 고려하여 매칭 알고리즘을 구현하였다. 본 논문에서 설계한 데이터베이스 구조에 42500개의 맵 정보가 정상적으로 플래쉬 메모리에 추가와 삭제되는 것을 확인하였으며, 실험을 통하여 구현한 매칭 알고리즘이 정상적으로 동작함을 확인하였다.
802.11n WLAN용 Δ∑ Fractional-N 주파수 합성기의 피드백 체인 설계
전부원(Jeon Boowon),김종철(Kim Jongcheol),노형환(Roh Hyung-hwan),박준석(Park Jun-Seok),오하령(Oh Ha-Ryung),성영락(Seong Young-rak),정명섭(Myoung-Sub Joung) 대한전기학회 2008 대한전기학회 학술대회 논문집 Vol.2008 No.10
본 논문에서는 820.11n 규격에 적합한 Fractional-N 주파수 합성기를 설계하였다. 본 논문에서 설계한 주파수 합성기의 특징은 PFD(Phase Frequency Detector) 뒷단에 잔여 펄스를 제거하는 Pulse Remover를 연결하여 이중 궤환 Charge Pump의 안정도를 향상시켰으며, Charge Pump에서 동시에 발생하는 Up/Down 전류로 인한 Spike성 전류를 없앰으로서 스퓨리어스를 최소화 시켰다. Pulse Removed PFD를 사용함으로서 발생하는 PFD Deadzon문제는 2N+2분주와 2N-2분주기를 3차의 Δ∑ Modulator가 선택해줌으로 해결하였다. 삼성 0.18u 공정을 이용하여 설계 하였으며 각 블록은 Cadence spectre를 이용하여 검증하였다.