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40인치 고속 백플레인 채널에서 에러없이 40GbE 데이터 전송을 위한 적응 등화기
양충열,김광준,Yang, Choong-Reol,Kim, Kwang-Joon 한국통신학회 2010 韓國通信學會論文誌 Vol.26 No.9
본 논문은 백플레인 채널을 통과하는 40 Gb/s 이상의 고속 신호 전송에 필요한 적응 등화기를 위한 구조와 알고리즘을 제안한다. 제안된 적응 DFE는 고속 수렴과 낮은 계산 복잡도를 갖는다. 40 Gb/s 시뮬레이션은 적응 등화기가 40 인치까지의 백플레인 스트립 라인을 위한 IEEE 802.3ba 요구사항을 만족하는 것을 보여준다. This paper proposes the structures and algorithms for the adaptive equalizer that are required to allow high speed signaling over 40 Gb/s across a backplane channel. The proposed adaptive DFE has a fast convergence and low computational complexity. Simulations with a 40 Gb/s show that our adaptive equalizer can meet the IEEE 802.3ba requirement for backplane strip line up to 40 inches.
NG-SDH 시스템을 위한 망동기 설계, 구현 및 동기클럭 모델링
양충열,이종현,김환우,Yang Choong-reol,Lee Jong-hyun,Kim Whan-woo 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.12A
본 논문에서는 120 Gb/s급 NG-SDH 시스템을 위한 망동기장치를 설계 및 구현한다. 그리고 이를 바탕으로 동기클럭 모델링을 통하며 망을 구성하고 있는 NG-SDH 노드클릭의 클럭 특성과 최대노드 수를 도출하는 방법을 제시한다. In this paper, We have design and implement the network synchronization module for NG-SDH system having 120 Gbps capacity. and also evaluate the performance of it. We also propose analyzing algorithm clock characterisrics on NG-SDH node clock based on the evaluation results.
광전송플랫폼에서의 망동기장치 구현과 광전송망에 미치는 원더의 영향분석
양충열,고제수,이창기,김환우,Yang, Choong-Reol,Ko, Je-Soo,Lee, Chang-Ki,Kim, Whan-Woo 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.7a
광전송플랫폼 또는 차세대 패킷, TDM 데이터 통합 스위칭 시스템을 위한 망동기장치를 구현하고, 원더잡음 성분이 NG-SDH 광전송망에 미치는 영향을 제시하였다. We implemented the network synchronization equipment for the optical transmission platform or next generation Packet/TDM(Time Division Multiplexing) data converged switching system and then, presented an impact of wander generation on the NG-SDH optical transmission network.
양충열,고제수,Yang, Choong-Reol,Ko, Je-Soo 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.7a
전광 EO-MZ 광변조기의 바이어스를 안정화함으로써 버스트 모드 패킷 트래픽 조건에서도 스위칭 소광비를 최대화하는 방법을 제안하고 입증하였다. 광변조기의 오프 레벨 출력 전력을 샘플링하고 최소화함으로써 패킷 트래픽 밀도의 변화에 무관하게 높은 소광비를 갖는 광 게이트로서 동작한다. A novel method for stabilizing the bias of an Electro-Optic Mach-Zehnder modulator has been proposed and demonstrated to maximize the switching extinction ratio in burst mode packet traffic. By sampling and minimizing the off-level output power of the modulator, a high extinction optical gate switch in obtain regardless of the variation of the packet traffic density.
양충열,고제수,이창기,김환우,Yang, Choong-Reol,Ko, Je-Soo,Lee, Chang-Ki,Kim, Whan-Woo 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.6b
본 논문에서는 차세대 광전송망의 전송노드와 DOTS에 대해 실제 측정한 클럭잡음 데이터를 기반으로 광전송망 내에서 동기클럭이 정상상태에 있을 때 성능을 분석하고, 이 때 구성가능한 최대 망노드 수준을 제시하였다. In this paper, We generated a wander generation model from really measured clock noise data on the transmission node and DOTS in NG-SDH network. and then, We presented the performance of Synch. clock and maximum node level capable network configuration through the clock characteristics simulation on network having the steady-state clock.
A High Speed CMOS Arrayed Optical Transmitter for WPON Applications
Choong-reol Yang(양충열),Sang-soo Lee(이상수) 한국통신학회 2013 韓國通信學會論文誌 Vol.38 No.6B
본 논문은 멀티 채널의 어레이 집적 모듈을 갖는 광트랜시버를 위한 2.5 Gbps 어레이 VCSEL driver의 설계 및 구현에 관한 것이다. 본 논문에서는 광트랜시버에 적용된 1550 nm high speed VCSEL을 드라이브하기 위하여 0.18 μm CMOS 공정 기술을 이용하여 자동 광전력제어 기능을 갖는 2.5 Gbps VCSEL (수직 공진기 표면 방출 레이저) 드라이버 어레이를 구현하였다. 광트랜스미터의 폭넓은 대역폭 향상을 위해 2.5 Gbps VCSEL Driver에 네가티브 용량성 보상을 갖는 능동 궤환 증폭기 회로를 채용한 결과 기존 토폴로지에 비해 대역폭, 전압 이득 및 동작 안정성의 뚜렷한 향상을 보였다. 4채널 칩은 최대 변조 및 바이어스 전류하에서 1.8V/3.3V 공급에서 140 mW의 DC 전력만 소모하고, 다이 면적은 기존 본딩 패드를 포함하여 850 μm × 1,690 μm를 갖는다. In this paper, the design and layout of a 2.5 Gbps arrayed VCSEL driver for optical transceiver having arrayed multi-channel of integrating module is confirmed. In this paper, a 4 channel 2.5 Gbps VCSEL (vertical cavity surface emitting laser) driver array with automatic optical power control is implemented using 0.18 μm CMOS process technology that drives a 1550 μm high speed VCSEL used in optical transceiver. To enhance the bandwidth of the optical transmitter, active feedback amplifier with negative capacitance compensation is exploited. We report a distinct improvement in bandwidth, voltage gain and operation stability at 2.5Gbps data rate in comparison with existing topology. The 4-CH chip consumes only 140 mW of DC power at a single 1.8V supply under the maximum modulation and bias currents, and occupies the die area of 850 μm × 1,690 μm excluding bonding pads.
IEEE P802.3ba 기반의 40 Gb/s 백플레인 이더넷 전송채널의 설계
양충열(Choong-reol Yang),김광준(Kwang-joon Kim),김환우(Whan-woo Kim) 한국통신학회 2010 韓國通信學會論文誌 Vol.35 No.4b
본 논문에서는 40 인치 까지의 FR-4 백플레인 트레이스를 통해 40 Gb/s 데이터 전송을 위해서 10 Gb/s 4 래인으 로 구성되는 백플레인 채널 모델을 설계하였다. 시뮬레이션 결과에서 10 Gb/s 데이터 속도에서 IEEE P 802.3ba 표준에서 규정하는 요구사항보다 더 나은 백플레인 채널 특성을 확인하였다. 본 논문에서 제시한 유형의 전송채널에 대한 연구를 수행하여야 40 Gb/s 백플레인 이더넷 수신 적응 등화기 등의 설계가 가능할 것이다. For 40 Gb/s data transmission through electrical backplane trace up to 40 inch length on four layer fire-resistant (FR-4), we have designed the 40 Gb/s backplane channel model consisting of four channel 10 Gb/s. Simulation results show an enhancement of backplane channel characteristics excellent more than requirements specified in IEEE P802.3ba at 10 Gb/s. This paper provides a review of the structures and algorithms used in receive and adaptive equalization for 40 Gb/s backplane Ethernet. The use of this backplane channel model could achieves better receive equalizer at great data rate than 10 Gb/s.
TWDM-PON 응용을 위한 4×10 Gb/s Transimpedance Amplifier 어레이 설계 및 구현
양충열(Choong-reol Yang),이강윤(Kang-yoon Lee),이상수(Sang-soo Lee) 한국통신학회 2014 韓國通信學會論文誌 Vol.39 No.7(네트워크)
TWDM-PON 시스템 수신부에 사용될 4×10 Gb/s Transimpedance Amplifier (TIA) 어레이가 0.13 μm CMOS 기술로 구현하였다. TIA의 대역폭 향상을 위하여 인덕터 피킹 기술과 1.2 V 기반의 저전압 설계기술을 제안한다. 0.5 pF PD 용량에서 7 GHz 3 dB 대역폭을 구현한다. 1.2V 공급에서 채널당 31 mW를 소모하는 동안 Trans-resistance gain 은 71.81 dBΩ이다. TIA의 입력 감도는 -33.62 dBm를 갖는다. 4 채널을 포함하는 전체 칩 크기는 1.9 mm × 2.2 mm 이다. A 4×10 Gb/s Transimpedance Amplifier (TIA) array is implemented in 0.13 μm CMOS process technology, which will be used in the receiver of TWDM-PON system. A technology for bandwidth enhancement of a given 4×10 Gb/s TIA presented under inductor peaking technology and a single 1.2V power supply based low voltage design technology. It achieves 3 dB bandwidth of 7 GHz in the presence of a 0.5 pF photodiode capacitance. The trans-resistance gain is 50 dBΩ, while 48 mW/ 1channel from a 1.2 V supply. The input sensitivity of the TIA is -27 dBm. The chip size is 1.9 mm × 2.2 mm.