Implementation of Lightweight Encryption Algorithm LEA

성미지,배기철,신경욱 한국과학기술원 반도체설계교육센터 2016 IDEC Journal of Integrated Circuits and Systems Vol.2 No.2

This paper describes a hardware implementation of the lightweight block cipher algorithm LEA. The LEA crypto-processor designed in this paper supports three key lengths of 128, 192, and 256 bits. To achieve area-efficient and low-power implementation, both round block and key scheduler are optimized to share hardware resources used for encryption and decryption as well as for key scheduling. In addition, a parallel register structure with a novel key scheduling scheme is devised to reduce clock cycles for key scheduling, which results in an increase of performance by 20~30%. The LEA crypto-processor implemented with 21,000 gates was fabricated with a 0.18-um CMOS process. Test results show that all of the 22 chips tested functions correctly, resulting in 100% yield.

ECB/CTR 운영모드를 지원하는 8.3 Gbps 파이프라인 LEA 암호/복호 프로세서

성미지,신경욱,Sung, Mi-Ji,Shin, Kyung-Wook 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.12

128/192/256-비트의 3가지 마스터키 길이와 ECB, CTR 운영모드를 지원하는 LEA (Lightweight Encryption Algorithm) 암호/복호 프로세서를 설계하였다. 라운드 블록을 16단 파이프라인 구조와 128 비트 데이터패스로 구현하여 고속 암호/복호 처리가 이루어지도록 하였다. 마스터키 길이에 따라 12/14/16 파이프라인 스테이지를 거쳐 암호/복호화가 이루어지며, 각 파이프라인 스테이지에서는 라운드 변환이 2회 반복 수행된다. 세 가지 마스터키 길이에 대한 암호/복호 키 스케줄링의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 키 스케줄러에서 생성되는 라운드키는 32개의 라운드키 레지스터에 저장되어 마스터키가 갱신될 때까지 반복적으로 사용된다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, Xilinx ISE를 이용한 합성 결과로 최대 동작 주파수 130 MHz에서 8.3 Gbps의 성능을 갖는 것으로 평가되었다. A LEA (Lightweight Encryption Algorithm) crypto-processor was designed, which supports three master key lengths of 128/ 192/256-bit, ECB and CTR modes of operation. To achieve high throughput rate, the round transformation block was designed with 128 bits datapath and a pipelined structure of 16 stages. Encryption/decryption is carried out through 12/14/16 pipelined stages according to the master key length, and each pipelined stage performs round transformation twice. The key scheduler block was optimized to share hardware resources that are required for encryption, decryption, and three master key lengths. The round keys generated by key scheduler are stored in 32 round key registers, and are repeatedly used in round transformation until master key is updated. The pipelined LEA processor was verified by FPGA implementation, and the estimated performance is about 8.3 Gbps at the maximum clock frequency of 130 MHz.

EGML 기반 이동객체 검출 프로세서의 저면적 하드웨어 구현

성미지,신경욱,Sung, Mi-ji,Shin, Kyung-wook 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.12

This paper proposes an efficient approach for hardware implementation of moving object detection (MOD) processor using effective Gaussian mixture learning (EGML)-based background subtraction method. Arithmetic units used in background generation were implemented using LUT-based approximation to reduce hardware complexity. Hardware resources used for both background subtraction and Gaussian probability density calculation were shared. The MOD processor was verified by FPGA-in-the-loop simulation using MATLAB/Simulink. The MOD performance was evaluated by using six types of video defined in IEEE CDW-2014 dataset, which resulted the average of recall value of 0.7700, the average of precision value of 0.7170, and the average of F-measure value of 0.7293. The MOD processor was implemented with 882 slices and block RAM of $146{\times}36kbits$ on Virtex5 FPGA, resulting in 60% hardware reduction compared to conventional design based on EGML. It was estimated that the MOD processor could operate with 75 MHz clock, resulting in real-time processing of $800{\times}600$ video with a frame rate of 39 fps. EGML (Effective Gaussian Mixture Learning) 기반의 배경차분 기법을 이용한 이동객체 검출 (Moving Object Detection; MOD) 프로세서의 효율적인 하드웨어 구현 방식을 제안한다. 하드웨어 복잡도를 감소시키기 위해 배경 생성에 사용되는 일부 연산을 근사화하여 구현하였으며, 배경차분과 가우시안 계산의 나눗셈 연산에 사용되는 하드웨어 자원이 공유되도록 설계하였다. 설계한 MOD 프로세서는 MATLAB/Simulink를 이용한 HDL-netlist 시뮬레이션과 FPGA-in-the-loop 방식을 통해 기능을 검증하였다. IEEE CDW-2014 데이터 세트의 6가지 영상을 입력으로 사용하여 MOD 성능을 평가한 결과, 평균 재현율(recall)은 0.7700, 평균 정밀도(precision)는 0.7170, F-measure가 0.7293으로 평가되었다. Xilinx ISE를 이용하여 FPGA 합성한 결과, Virtex5 XC5VSX95T 디바이스에서 총 882 슬라이스와 $146{\times}36kbit$의 블록 램으로 구현되었으며, 동일한 알고리듬을 적용한 기존의 구현 사례에 비해 약 60%의 하드웨어를 감소시켰다. MOD 프로세서는 최대 75 MHz의 클록 주파수로 동작하여 $800{\times}600$ 해상도의 영상에 대해 39 fps의 성능으로 실시간 처리가 가능한 것으로 평가되었다.

IoT 보안 응용을 위한 경량 블록암호 LEA-128/192/256의 효율적인 하드웨어 구현

성미지,신경욱,Sung, Mi-Ji,Shin, Kyung-Wook 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.7

128/192/256-비트의 마스터키 길이를 지원하는 경량 블록암호 알고리듬 LEA-128/192/256의 효율적인 하드웨어 설계를 기술한다. 저면적, 저전력 LEA 프로세서 구현을 위해 세 가지 마스터키 길이에 대한 암호/복호 키 스케줄링의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 또한, 키 스케줄러의 병렬 레지스터 구조와 새로운 동작방식을 고안하여 키 스케줄링에 소요되는 클록 수를 감소시켰으며, 이를 통해 암호/복호 동작속도를 20~30% 향상시켰다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 113 MHz 클록으로 동작하여 마스터키 길이 128/192/256-비트 모드에서 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가 되었다. This paper describes an efficient hardware implementation of lightweight encryption algorithm LEA-128/192/256 which supports for three master key lengths of 128/192/256-bit. To achieve area-efficient and low-power implementation of LEA crypto- processor, the key scheduler block is optimized to share hardware resources for encryption/decryption key scheduling of three master key lengths. In addition, a parallel register structure and novel operating scheme for key scheduler is devised to reduce clock cycles required for key scheduling, which results in an increase of encryption/decryption speed by 20~30%. The designed LEA crypto-processor has been verified by FPGA implementation. The estimated performances according to master key lengths of 128/192/256-bit are 181/162/109 Mbps, respectively, at 113 MHz clock frequency.

128비트 경량 블록암호 LEA의 저면적 하드웨어 설계

성미지,신경욱,Sung, Mi-Ji,Shin, Kyung-Wook 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.4

국가보안기술연구소(NSRI)에서 개발된 경량 블록암호 알고리듬 LEA(Lightweight Encryption Algorithm)의 효율적인 하드웨어 설계에 대해 기술한다. 마스터키 길이 128비트를 지원하도록 설계되었으며, 라운드 변환블록과 키 스케줄러의 암호화 연산과 복호화 연산을 위한 하드웨어 자원이 공유되도록 설계하여 저전력, 저면적 구현을 실현했다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx ISE를 이용한 합성결과 LEA 코어는 1,498 슬라이스로 구현되었으며, 135.15 MHz로 동작하여 216.24 Mbps의 성능을 갖는 것으로 평가 되었다. This paper describes an efficient hardware design of Lightweight Encryption Algorithm (LEA) developed by National Security Research Institute(NSRI). The LEA crypto-processor supports for master key of 128-bit. To achieve small-area and low-power implementation, an efficient hardware sharing is employed, which shares hardware resources for encryption and decryption in round transformation block and key scheduler. The designed LEA crypto-processor was verified by FPGA implementation. The LEA core synthesized with Xilinx ISE has 1,498 slice elements, and the estimated throughput is 216.24 Mbps with 135.15 MHz.

0.18-um CMOS 공정으로 구현한 경량 블록암호 LEA 프로세서

성미지(Mi-Ji Sung),배기철(Gi-Chur Bae),신경욱(Kyung-Wook Shin) 한국정보기술학회 2016 Proceedings of KIIT Conference Vol.2016 No.6

경량 블록암호 알고리듬 LEA (Lightweight Encryption Algorithm)의 세 가지 키 길이 (128/192/256 비트)를 지원하도록 LEA 암호/복호 프로세서를 설계하였다. 라운드 블록의 암호와 복호 연산, 그리고 키 스케줄러의 세 가지 키 길이 지원을 위한 하드웨어 자원이 공유되도록 설계를 최적화 하였다. 설계된 LEA 프로세서는 21,000 게이트로 구현되었으며, FPGA 구현을 통해 검증한 후, 0.18 um CMOS 공정을 이용하여 MPW 칩으로 제작하였다. 칩 테스트 결과, 세 가지 키 길이에 따른 암호화/복호화 기능이 올바로 동작함을 확인하였다. This paper describes a design of LEA (Lightweight Encryption Algorithm) crypto-processor that supports three key lengths (128/192/256 bits) for lightweight block cipher algorithm LEA. The round block and key scheduler are optimized to share hardware resources for encryption and decryption as well as for key scheduling. The LEA processor was implemented with 21,000 gates and verified by FPGA. A test chip was fabricated using a 0.18 um CMOS process, and test results show that all of encryption/decryption functions for three key lengths work correctly.